From 561b519716e86576f500dc91b676aad6b6166afc Mon Sep 17 00:00:00 2001 From: Keith Rothman <537074+litghost@users.noreply.github.com> Date: Tue, 26 Jan 2021 10:05:23 -0800 Subject: [PATCH 01/23] Initial FPGA interchange (which is just a cut-down xilinx arch). Signed-off-by: Keith Rothman <537074+litghost@users.noreply.github.com> --- CMakeLists.txt | 4 +- fpga_interchange/arch.cc | 474 ++++++++ fpga_interchange/arch.h | 1096 ++++++++++++++++++ fpga_interchange/arch_pybindings.cc | 74 ++ fpga_interchange/arch_pybindings.h | 97 ++ fpga_interchange/archdefs.h | 189 +++ fpga_interchange/constids.inc | 0 fpga_interchange/family.cmake | 0 fpga_interchange/fpga_interchange_archdefs.h | 87 ++ fpga_interchange/main.cc | 85 ++ 10 files changed, 2104 insertions(+), 2 deletions(-) create mode 100644 fpga_interchange/arch.cc create mode 100644 fpga_interchange/arch.h create mode 100644 fpga_interchange/arch_pybindings.cc create mode 100644 fpga_interchange/arch_pybindings.h create mode 100644 fpga_interchange/archdefs.h create mode 100644 fpga_interchange/constids.inc create mode 100644 fpga_interchange/family.cmake create mode 100644 fpga_interchange/fpga_interchange_archdefs.h create mode 100644 fpga_interchange/main.cc diff --git a/CMakeLists.txt b/CMakeLists.txt index b6fddcf1..1bfef987 100644 --- a/CMakeLists.txt +++ b/CMakeLists.txt @@ -66,9 +66,9 @@ endif() set(PROGRAM_PREFIX "" CACHE STRING "Name prefix for executables") # List of families to build -set(FAMILIES generic ice40 ecp5 nexus gowin) +set(FAMILIES generic ice40 ecp5 nexus gowin fpga_interchange) set(STABLE_FAMILIES generic ice40 ecp5) -set(EXPERIMENTAL_FAMILIES nexus gowin) +set(EXPERIMENTAL_FAMILIES nexus gowin fpga_interchange) set(ARCH "" CACHE STRING "Architecture family for nextpnr build") set_property(CACHE ARCH PROPERTY STRINGS ${FAMILIES}) diff --git a/fpga_interchange/arch.cc b/fpga_interchange/arch.cc new file mode 100644 index 00000000..d905e7ed --- /dev/null +++ b/fpga_interchange/arch.cc @@ -0,0 +1,474 @@ +/* + * nextpnr -- Next Generation Place and Route + * + * Copyright (C) 2018 Clifford Wolf + * Copyright (C) 2018-19 David Shah + * + * Permission to use, copy, modify, and/or distribute this software for any + * purpose with or without fee is hereby granted, provided that the above + * copyright notice and this permission notice appear in all copies. + * + * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES + * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF + * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR + * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES + * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN + * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF + * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE. + * + */ + +#include +#include +#include +#include +#include +#include +#include "log.h" +#include "nextpnr.h" +#include "placer1.h" +#include "placer_heap.h" +#include "router1.h" +#include "router2.h" +#include "timing.h" +#include "util.h" + +NEXTPNR_NAMESPACE_BEGIN + +static std::pair split_identifier_name(const std::string &name) +{ + size_t first_slash = name.find('/'); + NPNR_ASSERT(first_slash != std::string::npos); + return std::make_pair(name.substr(0, first_slash), name.substr(first_slash + 1)); +}; + +static std::pair split_identifier_name_dot(const std::string &name) +{ + size_t first_dot = name.find('.'); + NPNR_ASSERT(first_dot != std::string::npos); + return std::make_pair(name.substr(0, first_dot), name.substr(first_dot + 1)); +}; + +// ----------------------------------------------------------------------- + +void IdString::initialize_arch(const BaseCtx *ctx) +{ +#define X(t) initialize_add(ctx, #t, ID_##t); + +#include "constids.inc" + +#undef X +} + +// ----------------------------------------------------------------------- + +static const ChipInfoPOD *get_chip_info(const RelPtr *ptr) { return ptr->get(); } + +Arch::Arch(ArchArgs args) : args(args) +{ + try { + blob_file.open(args.chipdb); + if (args.chipdb.empty() || !blob_file.is_open()) + log_error("Unable to read chipdb %s\n", args.chipdb.c_str()); + const char *blob = reinterpret_cast(blob_file.data()); + chip_info = get_chip_info(reinterpret_cast *>(blob)); + } catch (...) { + log_error("Unable to read chipdb %s\n", args.chipdb.c_str()); + } + + tileStatus.resize(chip_info->num_tiles); + for (int i = 0; i < chip_info->num_tiles; i++) { + tileStatus[i].boundcells.resize(chip_info->tile_types[chip_info->tiles[i].type].num_bels); + } +} + +// ----------------------------------------------------------------------- + +std::string Arch::getChipName() const { return chip_info->name.get(); } + +// ----------------------------------------------------------------------- + +IdString Arch::archArgsToId(ArchArgs args) const { return IdString(); } + +// ----------------------------------------------------------------------- + +void Arch::setup_byname() const +{ + if (tile_by_name.empty()) { + for (int i = 0; i < chip_info->num_tiles; i++) { + tile_by_name[chip_info->tiles[i].name.get()] = i; + } + } + + if (site_by_name.empty()) { + for (int i = 0; i < chip_info->num_tiles; i++) { + auto &tile = chip_info->tiles[i]; + auto &tile_type = chip_info->tile_types[tile.type]; + for (int j = 0; j < tile_type.number_sites; j++) { + auto &site = chip_info->sites[tile.sites[j]]; + site_by_name[site.name.get()] = std::make_pair(i, j); + } + } + } +} + +BelId Arch::getBelByName(IdString name) const +{ + BelId ret; + + setup_byname(); + + auto split = split_identifier_name(name.str(this)); + + int tile, site; + std::tie(tile, site) = site_by_name.at(split.first); + auto &tile_info = chip_info->tile_types[chip_info->tiles[tile].type]; + IdString belname = id(split.second); + for (int i = 0; i < tile_info.num_bels; i++) { + if (tile_info.bel_data[i].site == site && tile_info.bel_data[i].name == belname.index) { + ret.tile = tile; + ret.index = i; + break; + } + } + + return ret; +} + +BelRange Arch::getBelsByTile(int x, int y) const +{ + BelRange br; + + br.b.cursor_tile = getTileIndex(x, y); + br.e.cursor_tile = br.b.cursor_tile; + br.b.cursor_index = 0; + br.e.cursor_index = chip_info->tile_types[chip_info->tiles[br.b.cursor_tile].type].num_bels; + br.b.chip = chip_info; + br.e.chip = chip_info; + if (br.e.cursor_index == -1) + ++br.e.cursor_index; + else + ++br.e; + return br; +} + +WireId Arch::getBelPinWire(BelId bel, IdString pin) const +{ + NPNR_ASSERT(bel != BelId()); + + int num_bel_wires = locInfo(bel).bel_data[bel.index].num_bel_wires; + const int32_t *ports = locInfo(bel).bel_data[bel.index].ports.get(); + for (int i = 0; i < num_bel_wires; i++) { + if (ports[i] == pin.index) { + const int32_t *wires = locInfo(bel).bel_data[bel.index].wires.get(); + int32_t wire_index = wires[i]; + return canonicalWireId(chip_info, bel.tile, wire_index); + } + } + + // Port could not be found! + return WireId(); +} + +PortType Arch::getBelPinType(BelId bel, IdString pin) const +{ + NPNR_ASSERT(bel != BelId()); + + int num_bel_wires = locInfo(bel).bel_data[bel.index].num_bel_wires; + const int32_t *ports = locInfo(bel).bel_data[bel.index].ports.get(); + + for (int i = 0; i < num_bel_wires; i++) { + if (ports[i] == pin.index) { + const int32_t *types = locInfo(bel).bel_data[bel.index].types.get(); + return PortType(types[i]); + } + } + + + return PORT_INOUT; +} + +// ----------------------------------------------------------------------- + +WireId Arch::getWireByName(IdString name) const +{ + if (wire_by_name_cache.count(name)) + return wire_by_name_cache.at(name); + WireId ret; + setup_byname(); + + const std::string &s = name.str(this); + auto sp = split_identifier_name(s.substr(8)); + auto iter = site_by_name.find(sp.first); + if (iter != site_by_name.end()) { + int tile; + int site; + std::tie(tile, site) = iter->second; + auto &tile_info = chip_info->tile_types[chip_info->tiles[tile].type]; + IdString wirename = id(sp.second); + for (int i = 0; i < tile_info.num_wires; i++) { + if (tile_info.wire_data[i].site == site && tile_info.wire_data[i].name == wirename.index) { + ret.tile = tile; + ret.index = i; + break; + } + } + } else { + auto sp = split_identifier_name(s); + int tile = tile_by_name.at(sp.first); + auto &tile_info = chip_info->tile_types[chip_info->tiles[tile].type]; + IdString wirename = id(sp.second); + for (int i = 0; i < tile_info.num_wires; i++) { + if (tile_info.wire_data[i].site == -1 && tile_info.wire_data[i].name == wirename.index) { + ret.tile = tile; + ret.index = i; + break; + } + } + } + + wire_by_name_cache[name] = ret; + + return ret; +} + +IdString Arch::getWireType(WireId wire) const { return id(""); } +std::vector> Arch::getWireAttrs(WireId wire) const +{ + return {}; +} + +// ----------------------------------------------------------------------- + +PipId Arch::getPipByName(IdString name) const +{ + if (pip_by_name_cache.count(name)) + return pip_by_name_cache.at(name); + + PipId ret; + setup_byname(); + + const std::string &s = name.str(this); + auto sp = split_identifier_name(s.substr(8)); + auto iter = site_by_name.find(sp.first); + if (iter != site_by_name.end()) { + int tile; + int site; + std::tie(tile, site) = iter->second; + auto &tile_info = chip_info->tile_types[chip_info->tiles[tile].type]; + auto sp3 = split_identifier_name(sp.second); + IdString belname = id(sp3.first); + IdString pinname = id(sp3.second); + for (int i = 0; i < tile_info.num_pips; i++) { + if (tile_info.pip_data[i].site == site && tile_info.pip_data[i].bel == belname.index && + tile_info.pip_data[i].extra_data == pinname.index) { + ret.tile = tile; + ret.index = i; + break; + } + } + } else { + int tile = tile_by_name.at(sp.first); + auto &tile_info = chip_info->tile_types[chip_info->tiles[tile].type]; + + auto spn = split_identifier_name_dot(sp.second); + int fromwire = std::stoi(spn.first), towire = std::stoi(spn.second); + + for (int i = 0; i < tile_info.num_pips; i++) { + if (tile_info.pip_data[i].src_index == fromwire && + tile_info.pip_data[i].dst_index == towire) { + ret.tile = tile; + ret.index = i; + break; + } + } + } + + pip_by_name_cache[name] = ret; + + return ret; +} + +IdString Arch::getPipName(PipId pip) const +{ + NPNR_ASSERT(pip != PipId()); + if (locInfo(pip).pip_data[pip.index].site != -1) { + auto site_index = chip_info->tiles[pip.tile].sites[locInfo(pip).pip_data[pip.index].site]; + auto &site = chip_info->sites[site_index]; + return id(site.name.get() + std::string("/") + IdString(locInfo(pip).pip_data[pip.index].bel).str(this) + "/" + + IdString(locInfo(pip).wire_data[locInfo(pip).pip_data[pip.index].src_index].name).str(this)); + } else { + return id(std::string(chip_info->tiles[pip.tile].name.get()) + "/" + + std::to_string(locInfo(pip).pip_data[pip.index].src_index) + "." + + std::to_string(locInfo(pip).pip_data[pip.index].dst_index)); + } +} + +IdString Arch::getPipType(PipId pip) const { return id("PIP"); } + +std::vector> Arch::getPipAttrs(PipId pip) const { return {}; } + +// ----------------------------------------------------------------------- + +std::vector Arch::getBelPins(BelId bel) const +{ + std::vector ret; + NPNR_ASSERT(bel != BelId()); + + // FIXME: The std::vector here can be replaced by a int32_t -> IdString + // range wrapper. + int num_bel_wires = locInfo(bel).bel_data[bel.index].num_bel_wires; + const int32_t *ports = locInfo(bel).bel_data[bel.index].ports.get(); + + for (int i = 0; i < num_bel_wires; i++) { + ret.push_back(IdString(ports[i])); + } + + return ret; +} + +BelId Arch::getBelByLocation(Loc loc) const +{ + BelId bi; + if (loc.x >= chip_info->width || loc.y >= chip_info->height) + return BelId(); + bi.tile = getTileIndex(loc); + auto &li = locInfo(bi); + + if(loc.z >= li.num_bels) { + return BelId(); + } else { + bi.index = loc.z; + return bi; + } +} + +std::vector> Arch::getBelAttrs(BelId bel) const { return {}; } + +// ----------------------------------------------------------------------- + +delay_t Arch::estimateDelay(WireId src, WireId dst, bool debug) const +{ + return 0; +} + +ArcBounds Arch::getRouteBoundingBox(WireId src, WireId dst) const +{ + int dst_tile = dst.tile == -1 ? chip_info->nodes[dst.index].tile_wires[0].tile : dst.tile; + int src_tile = src.tile == -1 ? chip_info->nodes[src.index].tile_wires[0].tile : src.tile; + + int x0, x1, y0, y1; + x0 = src_tile % chip_info->width; + x1 = x0; + y0 = src_tile / chip_info->width; + y1 = y0; + auto expand = [&](int x, int y) { + x0 = std::min(x0, x); + x1 = std::max(x1, x); + y0 = std::min(y0, y); + y1 = std::max(y1, y); + }; + + expand(dst_tile % chip_info->width, dst_tile / chip_info->width); + + if (source_locs.count(src)) + expand(source_locs.at(src).x, source_locs.at(src).y); + + if (sink_locs.count(dst)) { + expand(sink_locs.at(dst).x, sink_locs.at(dst).y); + } + + return {x0, y0, x1, y1}; +} + +delay_t Arch::getBoundingBoxCost(WireId src, WireId dst, int distance) const +{ + return 0; +} + +delay_t Arch::getWireRipupDelayPenalty(WireId wire) const +{ + return getRipupDelayPenalty(); +} + +delay_t Arch::predictDelay(const NetInfo *net_info, const PortRef &sink) const +{ + return 0; +} + +bool Arch::getBudgetOverride(const NetInfo *net_info, const PortRef &sink, delay_t &budget) const { return false; } + +// ----------------------------------------------------------------------- + +bool Arch::pack() +{ + return false; +} + +bool Arch::place() +{ + return false; +} + +bool Arch::route() +{ + return false; +} + +// ----------------------------------------------------------------------- + +std::vector Arch::getDecalGraphics(DecalId decal) const +{ + return {}; +} + +DecalXY Arch::getBelDecal(BelId bel) const +{ + DecalXY decalxy; + return decalxy; +} + +DecalXY Arch::getWireDecal(WireId wire) const +{ + DecalXY decalxy; + return decalxy; +} + +DecalXY Arch::getPipDecal(PipId pip) const { return {}; }; + +DecalXY Arch::getGroupDecal(GroupId pip) const { return {}; }; + +// ----------------------------------------------------------------------- + +bool Arch::getCellDelay(const CellInfo *cell, IdString fromPort, IdString toPort, DelayInfo &delay) const +{ + return false; +} + +TimingPortClass Arch::getPortTimingClass(const CellInfo *cell, IdString port, int &clockInfoCount) const +{ + return TMG_IGNORE; +} + +TimingClockingInfo Arch::getPortClockingInfo(const CellInfo *cell, IdString port, int index) const +{ + TimingClockingInfo info; + return info; +} + +#ifdef WITH_HEAP +const std::string Arch::defaultPlacer = "heap"; +#else +const std::string Arch::defaultPlacer = "sa"; +#endif + +const std::vector Arch::availablePlacers = {"sa", +#ifdef WITH_HEAP + "heap" +#endif +}; + +const std::string Arch::defaultRouter = "router2"; +const std::vector Arch::availableRouters = {"router1", "router2"}; + +NEXTPNR_NAMESPACE_END diff --git a/fpga_interchange/arch.h b/fpga_interchange/arch.h new file mode 100644 index 00000000..08e2abbb --- /dev/null +++ b/fpga_interchange/arch.h @@ -0,0 +1,1096 @@ +/* + * nextpnr -- Next Generation Place and Route + * + * Copyright (C) 2018 Clifford Wolf + * Copyright (C) 2018-19 David Shah + * + * + * Permission to use, copy, modify, and/or distribute this software for any + * purpose with or without fee is hereby granted, provided that the above + * copyright notice and this permission notice appear in all copies. + * + * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES + * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF + * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR + * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES + * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN + * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF + * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE. + * + */ + +#ifndef NEXTPNR_H +#error Include "arch.h" via "nextpnr.h" only. +#endif + +#include + +#include + +NEXTPNR_NAMESPACE_BEGIN + +/**** Everything in this section must be kept in sync with chipdb.py ****/ + +template struct RelPtr +{ + int32_t offset; + + // void set(const T *ptr) { + // offset = reinterpret_cast(ptr) - + // reinterpret_cast(this); + // } + + const T *get() const + { + return reinterpret_cast(reinterpret_cast(this) + int64_t(offset) * 4); + } + + const T &operator[](size_t index) const { return get()[index]; } + + const T &operator*() const { return *(get()); } + + const T *operator->() const { return get(); } +}; + + + +NPNR_PACKED_STRUCT(struct SiteTypeInfoPOD { + // Name of this site type. + RelPtr name; + + // Lookup for site pip name to site pip index. + int32_t number_site_pips; + RelPtr> site_pip_names; +}); + +// Flattened site indexing. +// +// To enable flat BelId.z spaces, every tile and sites within that tile are +// flattened. +// +// This has implications on BelId's, WireId's and PipId's. +// The flattened site space works as follows: +// - Objects that belong to the tile are first. BELs are always part of Sites, +// so no BEL objects are in this category. +// - All site alternative modes are exposed as a "full" site. +// - Each site appends it's BEL's, wires (site wires) and PIP's. +// - Sites add two types of pips. Sites will add pip data first for site +// pips, and then for site pin edges. +// 1. The first type is site pips, which connect site wires to other site +// wires. +// 2. The second type is site pin edges, which connect site wires to tile +// wires (or vise-versa). + +NPNR_PACKED_STRUCT(struct BelInfoPOD { + int32_t name; // bel name (in site) constid + int32_t type; // Type name constid + + int32_t num_bel_wires; + RelPtr ports; // port name constid + RelPtr types; // port name (IN/OUT/BIDIR) + RelPtr wires; // connected wire index in tile, or -1 if NA + + int16_t site; + int16_t site_variant; // some sites have alternative types + int16_t is_routing; + int16_t padding; +}); + +NPNR_PACKED_STRUCT(struct BelPortPOD { + int32_t bel_index; + int32_t port; +}); + +NPNR_PACKED_STRUCT(struct TileWireInfoPOD { + int32_t name; + int32_t num_uphill, num_downhill; + + // Pip index inside tile + RelPtr pips_uphill, pips_downhill; + + // Bel index inside tile + int32_t num_bel_pins; + RelPtr bel_pins; + + int16_t site; // site index in tile + int16_t site_variant; // site variant index in tile +}); + +NPNR_PACKED_STRUCT(struct PipInfoPOD { + int32_t src_index, dst_index; + int16_t site; // site index in tile + int16_t site_variant; // site variant index in tile + int16_t bel; // BEL this pip belongs to if site pip. + int16_t extra_data; +}); + +NPNR_PACKED_STRUCT(struct TileTypeInfoPOD { + int32_t name; // Tile type constid + + int32_t number_sites; + + int32_t num_bels; + RelPtr bel_data; + + int32_t num_wires; + RelPtr wire_data; + + int32_t num_pips; + RelPtr pip_data; +}); + +NPNR_PACKED_STRUCT(struct SiteInstInfoPOD { + RelPtr name; + + // Which site type is this site instance? + // constid + int32_t site_type; +}); + +NPNR_PACKED_STRUCT(struct TileInstInfoPOD { + // Name of this tile. + RelPtr name; + + // Index into root.tile_types. + int32_t type; + + // This array is root.tile_types[type].number_sites long. + RelPtr sites; + + // Number of tile wires; excluding any site-internal wires + // which come after general wires and are not stored here + // as they will never be nodal + int32_t num_tile_wires; + // -1 if a tile-local wire; node index if nodal wire + RelPtr tile_wire_to_node; +}); + +NPNR_PACKED_STRUCT(struct TileWireRefPOD { + int32_t tile; + int32_t index; +}); + +NPNR_PACKED_STRUCT(struct NodeInfoPOD { + int32_t num_tile_wires; + RelPtr tile_wires; +}); + +NPNR_PACKED_STRUCT(struct ChipInfoPOD { + RelPtr name; + RelPtr generator; + + int32_t version; + int32_t width, height; + int32_t num_tiles, num_tile_types; + int32_t num_sites, num_nodes; + RelPtr tile_types; + RelPtr sites; + RelPtr tiles; + RelPtr nodes; +}); + +/************************ End of chipdb section. ************************/ + +inline const TileTypeInfoPOD &tileInfo(const ChipInfoPOD *chip_info, int32_t tile) +{ + return chip_info->tile_types[chip_info->tiles[tile].type]; +} + +struct BelIterator +{ + const ChipInfoPOD *chip; + int cursor_index; + int cursor_tile; + + BelIterator operator++() + { + cursor_index++; + while (cursor_tile < chip->num_tiles && + cursor_index >= tileInfo(chip, cursor_tile).num_bels) { + cursor_index = 0; + cursor_tile++; + } + return *this; + } + BelIterator operator++(int) + { + BelIterator prior(*this); + ++(*this); + return prior; + } + + bool operator!=(const BelIterator &other) const + { + return cursor_index != other.cursor_index || cursor_tile != other.cursor_tile; + } + + bool operator==(const BelIterator &other) const + { + return cursor_index == other.cursor_index && cursor_tile == other.cursor_tile; + } + + BelId operator*() const + { + BelId ret; + ret.tile = cursor_tile; + ret.index = cursor_index; + return ret; + } +}; + +struct BelRange +{ + BelIterator b, e; + BelIterator begin() const { return b; } + BelIterator end() const { return e; } +}; + +// ----------------------------------------------------------------------- + +// Iterate over TileWires for a wire (will be more than one if nodal) +struct TileWireIterator +{ + const ChipInfoPOD *chip; + WireId baseWire; + int cursor = -1; + + void operator++() { cursor++; } + bool operator!=(const TileWireIterator &other) const { return cursor != other.cursor; } + + // Returns a *denormalised* identifier always pointing to a tile wire rather than a node + WireId operator*() const + { + if (baseWire.tile == -1) { + WireId tw; + const auto &node_wire = chip->nodes[baseWire.index].tile_wires[cursor]; + tw.tile = node_wire.tile; + tw.index = node_wire.index; + return tw; + } else { + return baseWire; + } + } +}; + +struct TileWireRange +{ + TileWireIterator b, e; + TileWireIterator begin() const { return b; } + TileWireIterator end() const { return e; } +}; + +inline WireId canonicalWireId(const ChipInfoPOD *chip_info, int32_t tile, int32_t wire) +{ + WireId id; + + if (wire >= chip_info->tiles[tile].num_tile_wires) { + // Cannot be a nodal wire + id.tile = tile; + id.index = wire; + } else { + int32_t node = chip_info->tiles[tile].tile_wire_to_node[wire]; + if (node == -1) { + // Not a nodal wire + id.tile = tile; + id.index = wire; + } else { + // Is a nodal wire, set tile to -1 + id.tile = -1; + id.index = node; + } + } + + return id; +} + +// ----------------------------------------------------------------------- + +struct WireIterator +{ + const ChipInfoPOD *chip; + int cursor_index = 0; + int cursor_tile = -1; + + WireIterator operator++() + { + // Iterate over nodes first, then tile wires that aren't nodes + do { + cursor_index++; + if (cursor_tile == -1 && cursor_index >= chip->num_nodes) { + cursor_tile = 0; + cursor_index = 0; + } + while (cursor_tile != -1 && cursor_tile < chip->num_tiles && + cursor_index >= chip->tile_types[chip->tiles[cursor_tile].type].num_wires) { + cursor_index = 0; + cursor_tile++; + } + + } while ((cursor_tile != -1 && cursor_tile < chip->num_tiles && + cursor_index < chip->tiles[cursor_tile].num_tile_wires && + chip->tiles[cursor_tile].tile_wire_to_node[cursor_index] != -1)); + + return *this; + } + WireIterator operator++(int) + { + WireIterator prior(*this); + ++(*this); + return prior; + } + + bool operator!=(const WireIterator &other) const + { + return cursor_index != other.cursor_index || cursor_tile != other.cursor_tile; + } + + bool operator==(const WireIterator &other) const + { + return cursor_index == other.cursor_index && cursor_tile == other.cursor_tile; + } + + WireId operator*() const + { + WireId ret; + ret.tile = cursor_tile; + ret.index = cursor_index; + return ret; + } +}; + +struct WireRange +{ + WireIterator b, e; + WireIterator begin() const { return b; } + WireIterator end() const { return e; } +}; + +// ----------------------------------------------------------------------- +struct AllPipIterator +{ + const ChipInfoPOD *chip; + int cursor_index; + int cursor_tile; + + AllPipIterator operator++() + { + cursor_index++; + while (cursor_tile < chip->num_tiles && + cursor_index >= chip->tile_types[chip->tiles[cursor_tile].type].num_pips) { + cursor_index = 0; + cursor_tile++; + } + return *this; + } + AllPipIterator operator++(int) + { + AllPipIterator prior(*this); + ++(*this); + return prior; + } + + bool operator!=(const AllPipIterator &other) const + { + return cursor_index != other.cursor_index || cursor_tile != other.cursor_tile; + } + + bool operator==(const AllPipIterator &other) const + { + return cursor_index == other.cursor_index && cursor_tile == other.cursor_tile; + } + + PipId operator*() const + { + PipId ret; + ret.tile = cursor_tile; + ret.index = cursor_index; + return ret; + } +}; + +struct AllPipRange +{ + AllPipIterator b, e; + AllPipIterator begin() const { return b; } + AllPipIterator end() const { return e; } +}; + +// ----------------------------------------------------------------------- + +struct UphillPipIterator +{ + const ChipInfoPOD *chip; + TileWireIterator twi, twi_end; + int cursor = -1; + + void operator++() + { + cursor++; + while (true) { + if (!(twi != twi_end)) + break; + WireId w = *twi; + auto &tile = chip->tile_types[chip->tiles[w.tile].type]; + if (cursor < tile.wire_data[w.index].num_uphill) + break; + ++twi; + cursor = 0; + } + } + bool operator!=(const UphillPipIterator &other) const { return twi != other.twi || cursor != other.cursor; } + + PipId operator*() const + { + PipId ret; + WireId w = *twi; + ret.tile = w.tile; + ret.index = chip->tile_types[chip->tiles[w.tile].type].wire_data[w.index].pips_uphill[cursor]; + return ret; + } +}; + +struct UphillPipRange +{ + UphillPipIterator b, e; + UphillPipIterator begin() const { return b; } + UphillPipIterator end() const { return e; } +}; + +struct DownhillPipIterator +{ + const ChipInfoPOD *chip; + TileWireIterator twi, twi_end; + int cursor = -1; + + void operator++() + { + cursor++; + while (true) { + if (!(twi != twi_end)) + break; + WireId w = *twi; + auto &tile = chip->tile_types[chip->tiles[w.tile].type]; + if (cursor < tile.wire_data[w.index].num_downhill) + break; + ++twi; + cursor = 0; + } + } + bool operator!=(const DownhillPipIterator &other) const { return twi != other.twi || cursor != other.cursor; } + + PipId operator*() const + { + PipId ret; + WireId w = *twi; + ret.tile = w.tile; + ret.index = chip->tile_types[chip->tiles[w.tile].type].wire_data[w.index].pips_downhill[cursor]; + return ret; + } +}; + +struct DownhillPipRange +{ + DownhillPipIterator b, e; + DownhillPipIterator begin() const { return b; } + DownhillPipIterator end() const { return e; } +}; + +struct BelPinIterator +{ + const ChipInfoPOD *chip; + TileWireIterator twi, twi_end; + int cursor = -1; + + void operator++() + { + cursor++; + while (true) { + if (!(twi != twi_end)) + break; + WireId w = *twi; + auto &tile = tileInfo(chip, w.tile); + if (cursor < tile.wire_data[w.index].num_bel_pins) + break; + ++twi; + cursor = 0; + } + } + bool operator!=(const BelPinIterator &other) const { return twi != other.twi || cursor != other.cursor; } + + BelPin operator*() const + { + BelPin ret; + WireId w = *twi; + ret.bel.tile = w.tile; + ret.bel.index = tileInfo(chip, w.tile).wire_data[w.index].bel_pins[cursor].bel_index; + ret.pin.index = tileInfo(chip, w.tile).wire_data[w.index].bel_pins[cursor].port; + return ret; + } +}; + +struct BelPinRange +{ + BelPinIterator b, e; + BelPinIterator begin() const { return b; } + BelPinIterator end() const { return e; } +}; + +struct ArchArgs +{ + std::string chipdb; +}; + +struct Arch : BaseCtx +{ + boost::iostreams::mapped_file_source blob_file; + const ChipInfoPOD *chip_info; + + mutable std::unordered_map tile_by_name; + mutable std::unordered_map> site_by_name; + + std::unordered_map wire_to_net; + std::unordered_map pip_to_net; + std::unordered_map> driving_pip_loc; + std::unordered_map reserved_wires; + + struct TileStatus + { + std::vector boundcells; + }; + + std::vector tileStatus; + + ArchArgs args; + Arch(ArchArgs args); + + std::string getChipName() const; + + IdString archId() const { return id(chip_info->name.get()); } + ArchArgs archArgs() const { return args; } + IdString archArgsToId(ArchArgs args) const; + + // ------------------------------------------------- + + uint32_t getTileIndex(int x, int y) const { + return (y * chip_info->width + x); + } + uint32_t getTileIndex(Loc loc) const { + return getTileIndex(loc.x, loc.y); + } + template void getTileXY(TileIndex tile_index, CoordIndex *x, CoordIndex *y) const { + *x = tile_index % chip_info->width; + *y = tile_index / chip_info->width; + } + + template void getTileLoc(TileIndex tile_index, Loc * loc) const { + getTileXY(tile_index, &loc->x, &loc->y); + } + + int getGridDimX() const { return chip_info->width; } + int getGridDimY() const { return chip_info->height; } + int getTileBelDimZ(int x, int y) const { + return chip_info->tile_types[chip_info->tiles[getTileIndex(x, y)].type].num_bels; + } + int getTilePipDimZ(int x, int y) const { + return chip_info->tile_types[chip_info->tiles[getTileIndex(x, y)].type].number_sites; + } + + // ------------------------------------------------- + + void setup_byname() const; + + BelId getBelByName(IdString name) const; + + IdString getBelName(BelId bel) const + { + NPNR_ASSERT(bel != BelId()); + int site_index = locInfo(bel).bel_data[bel.index].site; + NPNR_ASSERT(site_index != -1); + const SiteInstInfoPOD &site = chip_info->sites[chip_info->tiles[bel.tile].sites[site_index]]; + return id(std::string(site.name.get()) + + "/" + IdString(locInfo(bel).bel_data[bel.index].name).str(this)); + } + + uint32_t getBelChecksum(BelId bel) const { return bel.index; } + + void bindBel(BelId bel, CellInfo *cell, PlaceStrength strength) + { + NPNR_ASSERT(bel != BelId()); + NPNR_ASSERT(tileStatus[bel.tile].boundcells[bel.index] == nullptr); + + tileStatus[bel.tile].boundcells[bel.index] = cell; + cell->bel = bel; + cell->belStrength = strength; + refreshUiBel(bel); + } + + void unbindBel(BelId bel) + { + NPNR_ASSERT(bel != BelId()); + NPNR_ASSERT(tileStatus[bel.tile].boundcells[bel.index] != nullptr); + tileStatus[bel.tile].boundcells[bel.index]->bel = BelId(); + tileStatus[bel.tile].boundcells[bel.index]->belStrength = STRENGTH_NONE; + tileStatus[bel.tile].boundcells[bel.index] = nullptr; + refreshUiBel(bel); + } + + bool checkBelAvail(BelId bel) const + { + return tileStatus[bel.tile].boundcells[bel.index] == nullptr; + } + + CellInfo *getBoundBelCell(BelId bel) const + { + NPNR_ASSERT(bel != BelId()); + return tileStatus[bel.tile].boundcells[bel.index]; + } + + CellInfo *getConflictingBelCell(BelId bel) const + { + NPNR_ASSERT(bel != BelId()); + return tileStatus[bel.tile].boundcells[bel.index]; + } + + BelRange getBels() const + { + BelRange range; + range.b.cursor_tile = 0; + range.b.cursor_index = -1; + range.b.chip = chip_info; + ++range.b; //-1 and then ++ deals with the case of no Bels in the first tile + range.e.cursor_tile = chip_info->width * chip_info->height; + range.e.cursor_index = 0; + range.e.chip = chip_info; + return range; + } + + Loc getBelLocation(BelId bel) const + { + NPNR_ASSERT(bel != BelId()); + Loc loc; + getTileXY(bel.tile, &loc.x, &loc.y); + loc.z = bel.index; + return loc; + } + + BelId getBelByLocation(Loc loc) const; + BelRange getBelsByTile(int x, int y) const; + + bool getBelGlobalBuf(BelId bel) const + { + // TODO: This probably needs to be fixed! + return false; + } + + bool getBelHidden(BelId bel) const { return locInfo(bel).bel_data[bel.index].is_routing; } + + IdString getBelType(BelId bel) const + { + NPNR_ASSERT(bel != BelId()); + return IdString(locInfo(bel).bel_data[bel.index].type); + } + + std::vector> getBelAttrs(BelId bel) const; + + WireId getBelPinWire(BelId bel, IdString pin) const; + PortType getBelPinType(BelId bel, IdString pin) const; + std::vector getBelPins(BelId bel) const; + + bool isBelLocked(BelId bel) const; + + // ------------------------------------------------- + + mutable std::unordered_map wire_by_name_cache; + + WireId getWireByName(IdString name) const; + + const TileWireInfoPOD &wireInfo(WireId wire) const + { + if (wire.tile == -1) { + const TileWireRefPOD &wr = chip_info->nodes[wire.index].tile_wires[0]; + return chip_info->tile_types[chip_info->tiles[wr.tile].type].wire_data[wr.index]; + } else { + return locInfo(wire).wire_data[wire.index]; + } + } + + IdString getWireName(WireId wire) const + { + NPNR_ASSERT(wire != WireId()); + if (wire.tile != -1 && locInfo(wire).wire_data[wire.index].site != -1) { + int site_index = locInfo(wire).wire_data[wire.index].site; + const SiteInstInfoPOD &site = chip_info->sites[chip_info->tiles[wire.tile].sites[site_index]]; + return id(site.name.get() + + std::string("/") + IdString(locInfo(wire).wire_data[wire.index].name).str(this)); + } else { + return id(std::string(chip_info + ->tiles[wire.tile == -1 ? chip_info->nodes[wire.index].tile_wires[0].tile + : wire.tile] + .name.get()) + + "/" + IdString(wireInfo(wire).name).c_str(this)); + } + } + + IdString getWireType(WireId wire) const; + std::vector> getWireAttrs(WireId wire) const; + + uint32_t getWireChecksum(WireId wire) const { return wire.index; } + + void bindWire(WireId wire, NetInfo *net, PlaceStrength strength) + { + NPNR_ASSERT(wire != WireId()); + NPNR_ASSERT(wire_to_net[wire] == nullptr); + wire_to_net[wire] = net; + net->wires[wire].pip = PipId(); + net->wires[wire].strength = strength; + refreshUiWire(wire); + } + + void unbindWire(WireId wire) + { + NPNR_ASSERT(wire != WireId()); + NPNR_ASSERT(wire_to_net[wire] != nullptr); + + auto &net_wires = wire_to_net[wire]->wires; + auto it = net_wires.find(wire); + NPNR_ASSERT(it != net_wires.end()); + + auto pip = it->second.pip; + if (pip != PipId()) { + pip_to_net[pip] = nullptr; + } + + net_wires.erase(it); + wire_to_net[wire] = nullptr; + refreshUiWire(wire); + } + + bool checkWireAvail(WireId wire) const + { + NPNR_ASSERT(wire != WireId()); + auto w2n = wire_to_net.find(wire); + return w2n == wire_to_net.end() || w2n->second == nullptr; + } + + NetInfo *getReservedWireNet(WireId wire) const + { + NPNR_ASSERT(wire != WireId()); + auto w2n = reserved_wires.find(wire); + return w2n == reserved_wires.end() ? nullptr : w2n->second; + } + + NetInfo *getBoundWireNet(WireId wire) const + { + NPNR_ASSERT(wire != WireId()); + auto w2n = wire_to_net.find(wire); + return w2n == wire_to_net.end() ? nullptr : w2n->second; + } + + WireId getConflictingWireWire(WireId wire) const { return wire; } + + NetInfo *getConflictingWireNet(WireId wire) const + { + NPNR_ASSERT(wire != WireId()); + auto w2n = wire_to_net.find(wire); + return w2n == wire_to_net.end() ? nullptr : w2n->second; + } + + DelayInfo getWireDelay(WireId wire) const + { + DelayInfo delay; + delay.delay = 0; + return delay; + } + + TileWireRange getTileWireRange(WireId wire) const + { + TileWireRange range; + range.b.chip = chip_info; + range.b.baseWire = wire; + range.b.cursor = -1; + ++range.b; + + range.e.chip = chip_info; + range.e.baseWire = wire; + if (wire.tile == -1) + range.e.cursor = chip_info->nodes[wire.index].num_tile_wires; + else + range.e.cursor = 1; + return range; + } + + BelPinRange getWireBelPins(WireId wire) const + { + BelPinRange range; + NPNR_ASSERT(wire != WireId()); + TileWireRange twr = getTileWireRange(wire); + range.b.chip = chip_info; + range.b.twi = twr.b; + range.b.twi_end = twr.e; + range.b.cursor = -1; + ++range.b; + range.e.chip = chip_info; + range.e.twi = twr.e; + range.e.twi_end = twr.e; + range.e.cursor = 0; + return range; + } + + WireRange getWires() const + { + WireRange range; + range.b.chip = chip_info; + range.b.cursor_tile = -1; + range.b.cursor_index = 0; + range.e.chip = chip_info; + range.e.cursor_tile = chip_info->num_tiles; + range.e.cursor_index = 0; + return range; + } + + // ------------------------------------------------- + + mutable std::unordered_map pip_by_name_cache; + + PipId getPipByName(IdString name) const; + + void bindPip(PipId pip, NetInfo *net, PlaceStrength strength) + { + NPNR_ASSERT(pip != PipId()); + NPNR_ASSERT(pip_to_net[pip] == nullptr); + + WireId dst = canonicalWireId(chip_info, pip.tile, locInfo(pip).pip_data[pip.index].dst_index); + NPNR_ASSERT(wire_to_net[dst] == nullptr || wire_to_net[dst] == net); + + pip_to_net[pip] = net; + std::pair loc; + getTileXY(pip.tile, &loc.first, &loc.second); + driving_pip_loc[dst] = loc; + + wire_to_net[dst] = net; + net->wires[dst].pip = pip; + net->wires[dst].strength = strength; + refreshUiPip(pip); + refreshUiWire(dst); + } + + void unbindPip(PipId pip) + { + NPNR_ASSERT(pip != PipId()); + NPNR_ASSERT(pip_to_net[pip] != nullptr); + + WireId dst = canonicalWireId(chip_info, pip.tile, locInfo(pip).pip_data[pip.index].dst_index); + NPNR_ASSERT(wire_to_net[dst] != nullptr); + wire_to_net[dst] = nullptr; + pip_to_net[pip]->wires.erase(dst); + + pip_to_net[pip] = nullptr; + refreshUiPip(pip); + refreshUiWire(dst); + } + + bool checkPipAvail(PipId pip) const + { + NPNR_ASSERT(pip != PipId()); + return pip_to_net.find(pip) == pip_to_net.end() || pip_to_net.at(pip) == nullptr; + } + + NetInfo *getBoundPipNet(PipId pip) const + { + NPNR_ASSERT(pip != PipId()); + auto p2n = pip_to_net.find(pip); + return p2n == pip_to_net.end() ? nullptr : p2n->second; + } + + WireId getConflictingPipWire(PipId pip) const + { + return getPipDstWire(pip); + } + + NetInfo *getConflictingPipNet(PipId pip) const + { + auto p2n = pip_to_net.find(pip); + return p2n == pip_to_net.end() ? nullptr : p2n->second; + } + + AllPipRange getPips() const + { + AllPipRange range; + range.b.cursor_tile = 0; + range.b.cursor_index = -1; + range.b.chip = chip_info; + ++range.b; //-1 and then ++ deals with the case of no wries in the first tile + range.e.cursor_tile = chip_info->width * chip_info->height; + range.e.cursor_index = 0; + range.e.chip = chip_info; + return range; + } + + Loc getPipLocation(PipId pip) const + { + Loc loc; + getTileLoc(pip.tile, &loc); + loc.z = 0; + return loc; + } + + IdString getPipName(PipId pip) const; + + IdString getPipType(PipId pip) const; + std::vector> getPipAttrs(PipId pip) const; + + uint32_t getPipChecksum(PipId pip) const { return pip.index; } + + WireId getPipSrcWire(PipId pip) const + { + return canonicalWireId(chip_info, pip.tile, locInfo(pip).pip_data[pip.index].src_index); + } + + WireId getPipDstWire(PipId pip) const + { + return canonicalWireId(chip_info, pip.tile, locInfo(pip).pip_data[pip.index].dst_index); + } + + DelayInfo getPipDelay(PipId pip) const + { + return DelayInfo(); + } + + DownhillPipRange getPipsDownhill(WireId wire) const + { + DownhillPipRange range; + NPNR_ASSERT(wire != WireId()); + TileWireRange twr = getTileWireRange(wire); + range.b.chip = chip_info; + range.b.twi = twr.b; + range.b.twi_end = twr.e; + range.b.cursor = -1; + ++range.b; + range.e.chip = chip_info; + range.e.twi = twr.e; + range.e.twi_end = twr.e; + range.e.cursor = 0; + return range; + } + + UphillPipRange getPipsUphill(WireId wire) const + { + UphillPipRange range; + NPNR_ASSERT(wire != WireId()); + TileWireRange twr = getTileWireRange(wire); + range.b.chip = chip_info; + range.b.twi = twr.b; + range.b.twi_end = twr.e; + range.b.cursor = -1; + ++range.b; + range.e.chip = chip_info; + range.e.twi = twr.e; + range.e.twi_end = twr.e; + range.e.cursor = 0; + return range; + } + + UphillPipRange getWireAliases(WireId wire) const + { + UphillPipRange range; + range.b.cursor = 0; + range.b.twi.cursor = 0; + range.e.cursor = 0; + range.e.twi.cursor = 0; + return range; + } + + // ------------------------------------------------- + + GroupId getGroupByName(IdString name) const { return GroupId(); } + IdString getGroupName(GroupId group) const { return IdString(); } + std::vector getGroups() const { return {}; } + std::vector getGroupBels(GroupId group) const { return {}; } + std::vector getGroupWires(GroupId group) const { return {}; } + std::vector getGroupPips(GroupId group) const { return {}; } + std::vector getGroupGroups(GroupId group) const { return {}; } + + // ------------------------------------------------- + mutable IdString gnd_glbl, gnd_row, vcc_glbl, vcc_row; + delay_t estimateDelay(WireId src, WireId dst, bool debug = false) const; + delay_t predictDelay(const NetInfo *net_info, const PortRef &sink) const; + ArcBounds getRouteBoundingBox(WireId src, WireId dst) const; + delay_t getBoundingBoxCost(WireId src, WireId dst, int distance) const; + delay_t getDelayEpsilon() const { return 20; } + delay_t getRipupDelayPenalty() const { return 120; } + delay_t getWireRipupDelayPenalty(WireId wire) const; + float getDelayNS(delay_t v) const { return v * 0.001; } + DelayInfo getDelayFromNS(float ns) const + { + DelayInfo del; + del.delay = delay_t(ns * 1000); + return del; + } + uint32_t getDelayChecksum(delay_t v) const { return v; } + bool getBudgetOverride(const NetInfo *net_info, const PortRef &sink, delay_t &budget) const; + + // ------------------------------------------------- + + bool pack(); + bool place(); + bool route(); + // ------------------------------------------------- + + std::vector getDecalGraphics(DecalId decal) const; + + DecalXY getBelDecal(BelId bel) const; + DecalXY getWireDecal(WireId wire) const; + DecalXY getPipDecal(PipId pip) const; + DecalXY getGroupDecal(GroupId group) const; + + // ------------------------------------------------- + + // Get the delay through a cell from one port to another, returning false + // if no path exists. This only considers combinational delays, as required by the Arch API + bool getCellDelay(const CellInfo *cell, IdString fromPort, IdString toPort, DelayInfo &delay) const; + // Get the port class, also setting clockInfoCount to the number of TimingClockingInfos associated with a port + TimingPortClass getPortTimingClass(const CellInfo *cell, IdString port, int &clockInfoCount) const; + // Get the TimingClockingInfo of a port + TimingClockingInfo getPortClockingInfo(const CellInfo *cell, IdString port, int index) const; + + // ------------------------------------------------- + + // Whether or not a given cell can be placed at a given Bel + // This is not intended for Bel type checks, but finer-grained constraints + // such as conflicting set/reset signals, etc + bool isValidBelForCell(CellInfo *cell, BelId bel) const { + // FIXME: Implement this + return true; + } + + // Return true whether all Bels at a given location are valid + bool isBelLocationValid(BelId bel) const { + // FIXME: Implement this + return true; + } + + IdString getBelTileType(BelId bel) const { return IdString(locInfo(bel).name); } + + std::unordered_map sink_locs, source_locs; + // ------------------------------------------------- + void assignArchInfo() {} + + // ------------------------------------------------- + + static const std::string defaultPlacer; + static const std::vector availablePlacers; + + static const std::string defaultRouter; + static const std::vector availableRouters; + + // ------------------------------------------------- + template const TileTypeInfoPOD &locInfo(Id &id) const + { + return chip_info->tile_types[chip_info->tiles[id.tile].type]; + } + + void writePhysicalNetlist(const std::string &filename) const { + } +}; + +NEXTPNR_NAMESPACE_END diff --git a/fpga_interchange/arch_pybindings.cc b/fpga_interchange/arch_pybindings.cc new file mode 100644 index 00000000..1ad2286b --- /dev/null +++ b/fpga_interchange/arch_pybindings.cc @@ -0,0 +1,74 @@ +/* + * nextpnr -- Next Generation Place and Route + * + * Copyright (C) 2020 David Shah + * + * Permission to use, copy, modify, and/or distribute this software for any + * purpose with or without fee is hereby granted, provided that the above + * copyright notice and this permission notice appear in all copies. + * + * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES + * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF + * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR + * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES + * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN + * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF + * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE. + * + */ + +#ifndef NO_PYTHON + +#include "arch_pybindings.h" +#include "nextpnr.h" +#include "pybindings.h" + +NEXTPNR_NAMESPACE_BEGIN + +void arch_wrap_python(py::module &m) +{ + using namespace PythonConversion; + py::class_(m, "ArchArgs").def_readwrite("chipdb", &ArchArgs::chipdb); + + py::class_(m, "BelId").def_readwrite("index", &BelId::index); + + py::class_(m, "WireId").def_readwrite("index", &WireId::index); + + py::class_(m, "PipId").def_readwrite("index", &PipId::index); + + auto arch_cls = py::class_(m, "Arch").def(py::init()); + auto ctx_cls = py::class_(m, "Context") + .def("checksum", &Context::checksum) + .def("pack", &Context::pack) + .def("place", &Context::place) + .def("route", &Context::route); + + fn_wrapper_2a, + addr_and_unwrap, conv_from_str>::def_wrap(ctx_cls, "isValidBelForCell"); + + typedef std::unordered_map> CellMap; + typedef std::unordered_map> NetMap; + typedef std::unordered_map AliasMap; + typedef std::unordered_map HierarchyMap; + + auto belpin_cls = py::class_>(m, "BelPin"); + readonly_wrapper>::def_wrap(belpin_cls, "bel"); + readonly_wrapper>::def_wrap(belpin_cls, "pin"); + +#include "arch_pybindings_shared.h" + + WRAP_RANGE(m, Bel, conv_to_str); + WRAP_RANGE(m, Wire, conv_to_str); + WRAP_RANGE(m, AllPip, conv_to_str); + WRAP_RANGE(m, UphillPip, conv_to_str); + WRAP_RANGE(m, DownhillPip, conv_to_str); + WRAP_RANGE(m, BelPin, wrap_context); + + WRAP_MAP_UPTR(m, CellMap, "IdCellMap"); + WRAP_MAP_UPTR(m, NetMap, "IdNetMap"); + WRAP_MAP(m, HierarchyMap, wrap_context, "HierarchyMap"); +} + +NEXTPNR_NAMESPACE_END + +#endif // NO_PYTHON diff --git a/fpga_interchange/arch_pybindings.h b/fpga_interchange/arch_pybindings.h new file mode 100644 index 00000000..0ce37906 --- /dev/null +++ b/fpga_interchange/arch_pybindings.h @@ -0,0 +1,97 @@ +/* + * nextpnr -- Next Generation Place and Route + * + * Copyright (C) 2020 David Shah + * + * Permission to use, copy, modify, and/or distribute this software for any + * purpose with or without fee is hereby granted, provided that the above + * copyright notice and this permission notice appear in all copies. + * + * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES + * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF + * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR + * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES + * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN + * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF + * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE. + * + */ +#ifndef ARCH_PYBINDINGS_H +#define ARCH_PYBINDINGS_H +#ifndef NO_PYTHON + +#include "nextpnr.h" +#include "pybindings.h" + +NEXTPNR_NAMESPACE_BEGIN + +namespace PythonConversion { + +template <> struct string_converter +{ + BelId from_str(Context *ctx, std::string name) { return ctx->getBelByName(ctx->id(name)); } + + std::string to_str(Context *ctx, BelId id) + { + if (id == BelId()) + throw bad_wrap(); + return ctx->getBelName(id).str(ctx); + } +}; + +template <> struct string_converter +{ + WireId from_str(Context *ctx, std::string name) { return ctx->getWireByName(ctx->id(name)); } + + std::string to_str(Context *ctx, WireId id) + { + if (id == WireId()) + throw bad_wrap(); + return ctx->getWireName(id).str(ctx); + } +}; + +template <> struct string_converter +{ + WireId from_str(Context *ctx, std::string name) { return ctx->getWireByName(ctx->id(name)); } + + std::string to_str(Context *ctx, WireId id) + { + if (id == WireId()) + throw bad_wrap(); + return ctx->getWireName(id).str(ctx); + } +}; + +template <> struct string_converter +{ + PipId from_str(Context *ctx, std::string name) { return ctx->getPipByName(ctx->id(name)); } + + std::string to_str(Context *ctx, PipId id) + { + if (id == PipId()) + throw bad_wrap(); + return ctx->getPipName(id).str(ctx); + } +}; + +template <> struct string_converter +{ + BelPin from_str(Context *ctx, std::string name) + { + NPNR_ASSERT_FALSE("string_converter::from_str not implemented"); + } + + std::string to_str(Context *ctx, BelPin pin) + { + if (pin.bel == BelId()) + throw bad_wrap(); + return ctx->getBelName(pin.bel).str(ctx) + "/" + pin.pin.str(ctx); + } +}; + +} // namespace PythonConversion + +NEXTPNR_NAMESPACE_END +#endif +#endif diff --git a/fpga_interchange/archdefs.h b/fpga_interchange/archdefs.h new file mode 100644 index 00000000..744fa1d3 --- /dev/null +++ b/fpga_interchange/archdefs.h @@ -0,0 +1,189 @@ +/* + * nextpnr -- Next Generation Place and Route + * + * Copyright (C) 2018 Clifford Wolf + * + * Permission to use, copy, modify, and/or distribute this software for any + * purpose with or without fee is hereby granted, provided that the above + * copyright notice and this permission notice appear in all copies. + * + * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES + * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF + * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR + * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES + * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN + * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF + * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE. + * + */ + +#ifndef NEXTPNR_H +#error Include "archdefs.h" via "nextpnr.h" only. +#endif + +NEXTPNR_NAMESPACE_BEGIN + +#include + +typedef int delay_t; + +struct DelayInfo +{ + delay_t delay = 0; + + delay_t minRaiseDelay() const { return delay; } + delay_t maxRaiseDelay() const { return delay; } + + delay_t minFallDelay() const { return delay; } + delay_t maxFallDelay() const { return delay; } + + delay_t minDelay() const { return delay; } + delay_t maxDelay() const { return delay; } + + DelayInfo operator+(const DelayInfo &other) const + { + DelayInfo ret; + ret.delay = this->delay + other.delay; + return ret; + } +}; + +// ----------------------------------------------------------------------- + +// https://bugreports.qt.io/browse/QTBUG-80789 + +#ifndef Q_MOC_RUN + +enum ConstIds +{ + ID_NONE +#define X(t) , ID_##t +#include "constids.inc" +#undef X +}; + +#define X(t) static constexpr auto id_##t = IdString(ID_##t); +#include "constids.inc" +#undef X + +#endif + +struct BelId +{ + // Tile that contains this BEL. + int32_t tile = -1; + // Index into tile type BEL array. + // BEL indicies are the same for all tiles of the same type. + int32_t index = -1; + + bool operator==(const BelId &other) const { return tile == other.tile && index == other.index; } + bool operator!=(const BelId &other) const { return tile != other.tile || index != other.index; } + bool operator<(const BelId &other) const + { + return tile < other.tile || (tile == other.tile && index < other.index); + } +}; + +struct WireId +{ + // Tile that contains this wire. + int32_t tile = -1; + int32_t index = -1; + + bool operator==(const WireId &other) const { return tile == other.tile && index == other.index; } + bool operator!=(const WireId &other) const { return tile != other.tile || index != other.index; } + bool operator<(const WireId &other) const + { + return tile < other.tile || (tile == other.tile && index < other.index); + } +}; + +struct PipId +{ + int32_t tile = -1; + int32_t index = -1; + + bool operator==(const PipId &other) const { return tile == other.tile && index == other.index; } + bool operator!=(const PipId &other) const { return tile != other.tile || index != other.index; } + bool operator<(const PipId &other) const + { + return tile < other.tile || (tile == other.tile && index < other.index); + } +}; + +struct GroupId +{ + bool operator==(const GroupId &other) const { return true; } + bool operator!=(const GroupId &other) const { return false; } +}; + +struct DecalId +{ + bool operator==(const DecalId &other) const { return true; } + bool operator!=(const DecalId &other) const { return false; } +}; + +struct ArchNetInfo +{ +}; + +struct NetInfo; + +struct ArchCellInfo +{ +}; + +NEXTPNR_NAMESPACE_END + +namespace std { +template <> struct hash +{ + std::size_t operator()(const NEXTPNR_NAMESPACE_PREFIX BelId &bel) const noexcept + { + std::size_t seed = 0; + boost::hash_combine(seed, hash()(bel.tile)); + boost::hash_combine(seed, hash()(bel.index)); + return seed; + } +}; + +template <> struct hash +{ + std::size_t operator()(const NEXTPNR_NAMESPACE_PREFIX WireId &wire) const noexcept + { + std::size_t seed = 0; + boost::hash_combine(seed, hash()(wire.tile)); + boost::hash_combine(seed, hash()(wire.index)); + return seed; + } +}; + +template <> struct hash +{ + std::size_t operator()(const NEXTPNR_NAMESPACE_PREFIX PipId &pip) const noexcept + { + std::size_t seed = 0; + boost::hash_combine(seed, hash()(pip.tile)); + boost::hash_combine(seed, hash()(pip.index)); + return seed; + } +}; + +template <> struct hash +{ + std::size_t operator()(const NEXTPNR_NAMESPACE_PREFIX GroupId &group) const noexcept + { + std::size_t seed = 0; + return seed; + } +}; + +template <> struct hash +{ + std::size_t operator()(const NEXTPNR_NAMESPACE_PREFIX DecalId &decal) const noexcept + { + std::size_t seed = 0; + return seed; + } +}; +} // namespace std diff --git a/fpga_interchange/constids.inc b/fpga_interchange/constids.inc new file mode 100644 index 00000000..e69de29b diff --git a/fpga_interchange/family.cmake b/fpga_interchange/family.cmake new file mode 100644 index 00000000..e69de29b diff --git a/fpga_interchange/fpga_interchange_archdefs.h b/fpga_interchange/fpga_interchange_archdefs.h new file mode 100644 index 00000000..5495505b --- /dev/null +++ b/fpga_interchange/fpga_interchange_archdefs.h @@ -0,0 +1,87 @@ +#include + +typedef int delay_t; + +struct DelayInfo +{ + delay_t delay = 0; + + delay_t minRaiseDelay() const { return delay; } + delay_t maxRaiseDelay() const { return delay; } + + delay_t minFallDelay() const { return delay; } + delay_t maxFallDelay() const { return delay; } + + delay_t minDelay() const { return delay; } + delay_t maxDelay() const { return delay; } + + DelayInfo operator+(const DelayInfo &other) const + { + DelayInfo ret; + ret.delay = this->delay + other.delay; + return ret; + } +}; + +struct BelId +{ + // Tile that contains this BEL. + int32_t tile = -1; + // Index into tile type BEL array. + // BEL indicies are the same for all tiles of the same type. + int32_t index = -1; + + bool operator==(const BelId &other) const { return tile == other.tile && index == other.index; } + bool operator!=(const BelId &other) const { return tile != other.tile || index != other.index; } + bool operator<(const BelId &other) const + { + return tile < other.tile || (tile == other.tile && index < other.index); + } +}; + +struct WireId +{ + // Tile that contains this wire. + int32_t tile = -1; + int32_t index = -1; + + bool operator==(const WireId &other) const { return tile == other.tile && index == other.index; } + bool operator!=(const WireId &other) const { return tile != other.tile || index != other.index; } + bool operator<(const WireId &other) const + { + return tile < other.tile || (tile == other.tile && index < other.index); + } +}; + +struct PipId +{ + int32_t tile = -1; + int32_t index = -1; + + bool operator==(const PipId &other) const { return tile == other.tile && index == other.index; } + bool operator!=(const PipId &other) const { return tile != other.tile || index != other.index; } + bool operator<(const PipId &other) const + { + return tile < other.tile || (tile == other.tile && index < other.index); + } +}; + +struct GroupId +{ +}; + +struct DecalId +{ +}; + +struct ArchNetInfo +{ +}; + +struct NetInfo +{ +}; + +struct ArchCellInfo +{ +}; diff --git a/fpga_interchange/main.cc b/fpga_interchange/main.cc new file mode 100644 index 00000000..a2eab572 --- /dev/null +++ b/fpga_interchange/main.cc @@ -0,0 +1,85 @@ +/* + * nextpnr -- Next Generation Place and Route + * + * Copyright (C) 2018 Clifford Wolf + * + * Permission to use, copy, modify, and/or distribute this software for any + * purpose with or without fee is hereby granted, provided that the above + * copyright notice and this permission notice appear in all copies. + * + * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES + * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF + * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR + * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES + * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN + * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF + * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE. + * + */ + +#ifdef MAIN_EXECUTABLE + +#include +#include "command.h" +#include "design_utils.h" +#include "jsonwrite.h" +#include "log.h" +#include "timing.h" + +USING_NEXTPNR_NAMESPACE + +class FpgaInterchangeCommandHandler : public CommandHandler +{ + public: + FpgaInterchangeCommandHandler(int argc, char **argv); + virtual ~FpgaInterchangeCommandHandler(){}; + std::unique_ptr createContext(std::unordered_map &values) override; + void setupArchContext(Context *ctx) override{}; + void customBitstream(Context *ctx) override; + void customAfterLoad(Context *ctx) override; + + protected: + po::options_description getArchOptions() override; +}; + +FpgaInterchangeCommandHandler::FpgaInterchangeCommandHandler(int argc, char **argv) : CommandHandler(argc, argv) {} + +po::options_description FpgaInterchangeCommandHandler::getArchOptions() +{ + po::options_description specific("Architecture specific options"); + specific.add_options()("chipdb", po::value(), "name of chip database binary"); + specific.add_options()("xdc", po::value>(), "XDC-style constraints file"); + specific.add_options()("phys", po::value(), "FPGA interchange Physical netlist to write"); + + return specific; +} + +void FpgaInterchangeCommandHandler::customBitstream(Context *ctx) +{ + if (vm.count("phys")) { + std::string filename = vm["phys"].as(); + ctx->writePhysicalNetlist(filename); + } +} + +std::unique_ptr FpgaInterchangeCommandHandler::createContext(std::unordered_map &values) +{ + ArchArgs chipArgs; + if (!vm.count("chipdb")) { + log_error("chip database binary must be provided\n"); + } + chipArgs.chipdb = vm["chipdb"].as(); + return std::unique_ptr(new Context(chipArgs)); +} + +void FpgaInterchangeCommandHandler::customAfterLoad(Context *ctx) +{ +} + +int main(int argc, char *argv[]) +{ + FpgaInterchangeCommandHandler handler(argc, argv); + return handler.exec(); +} + +#endif From 6e68e8f0979c7be57e92e17e932da830c8af9717 Mon Sep 17 00:00:00 2001 From: Keith Rothman <537074+litghost@users.noreply.github.com> Date: Tue, 26 Jan 2021 14:45:54 -0800 Subject: [PATCH 02/23] Initial compiling version. Signed-off-by: Keith Rothman <537074+litghost@users.noreply.github.com> --- fpga_interchange/arch.cc | 9 +++++++++ fpga_interchange/arch.h | 32 ++++++++++++++++---------------- 2 files changed, 25 insertions(+), 16 deletions(-) diff --git a/fpga_interchange/arch.cc b/fpga_interchange/arch.cc index d905e7ed..c1f33318 100644 --- a/fpga_interchange/arch.cc +++ b/fpga_interchange/arch.cc @@ -349,6 +349,7 @@ std::vector> Arch::getBelAttrs(BelId bel) const delay_t Arch::estimateDelay(WireId src, WireId dst, bool debug) const { + // FIXME: Implement when adding timing-driven place and route. return 0; } @@ -383,6 +384,7 @@ ArcBounds Arch::getRouteBoundingBox(WireId src, WireId dst) const delay_t Arch::getBoundingBoxCost(WireId src, WireId dst, int distance) const { + // FIXME: Implement when adding timing-driven place and route. return 0; } @@ -393,6 +395,7 @@ delay_t Arch::getWireRipupDelayPenalty(WireId wire) const delay_t Arch::predictDelay(const NetInfo *net_info, const PortRef &sink) const { + // FIXME: Implement when adding timing-driven place and route. return 0; } @@ -402,16 +405,19 @@ bool Arch::getBudgetOverride(const NetInfo *net_info, const PortRef &sink, delay bool Arch::pack() { + // FIXME: Implement this return false; } bool Arch::place() { + // FIXME: Implement this return false; } bool Arch::route() { + // FIXME: Implement this return false; } @@ -442,16 +448,19 @@ DecalXY Arch::getGroupDecal(GroupId pip) const { return {}; }; bool Arch::getCellDelay(const CellInfo *cell, IdString fromPort, IdString toPort, DelayInfo &delay) const { + // FIXME: Implement when adding timing-driven place and route. return false; } TimingPortClass Arch::getPortTimingClass(const CellInfo *cell, IdString port, int &clockInfoCount) const { + // FIXME: Implement when adding timing-driven place and route. return TMG_IGNORE; } TimingClockingInfo Arch::getPortClockingInfo(const CellInfo *cell, IdString port, int index) const { + // FIXME: Implement when adding timing-driven place and route. TimingClockingInfo info; return info; } diff --git a/fpga_interchange/arch.h b/fpga_interchange/arch.h index 08e2abbb..a14d3096 100644 --- a/fpga_interchange/arch.h +++ b/fpga_interchange/arch.h @@ -53,16 +53,6 @@ template struct RelPtr }; - -NPNR_PACKED_STRUCT(struct SiteTypeInfoPOD { - // Name of this site type. - RelPtr name; - - // Lookup for site pip name to site pip index. - int32_t number_site_pips; - RelPtr> site_pip_names; -}); - // Flattened site indexing. // // To enable flat BelId.z spaces, every tile and sites within that tile are @@ -102,11 +92,15 @@ NPNR_PACKED_STRUCT(struct BelPortPOD { }); NPNR_PACKED_STRUCT(struct TileWireInfoPOD { - int32_t name; - int32_t num_uphill, num_downhill; + int32_t name; // wire name constid // Pip index inside tile - RelPtr pips_uphill, pips_downhill; + int32_t num_uphill; + RelPtr pips_uphill; + + // Pip index inside tile + int32_t num_downhill; + RelPtr pips_downhill; // Bel index inside tile int32_t num_bel_pins; @@ -155,6 +149,7 @@ NPNR_PACKED_STRUCT(struct TileInstInfoPOD { int32_t type; // This array is root.tile_types[type].number_sites long. + // Index into root.sites RelPtr sites; // Number of tile wires; excluding any site-internal wires @@ -181,11 +176,17 @@ NPNR_PACKED_STRUCT(struct ChipInfoPOD { int32_t version; int32_t width, height; - int32_t num_tiles, num_tile_types; - int32_t num_sites, num_nodes; + + int32_t num_tile_types; RelPtr tile_types; + + int32_t num_sites; RelPtr sites; + + int32_t num_tiles; RelPtr tiles; + + int32_t num_nodes; RelPtr nodes; }); @@ -1011,7 +1012,6 @@ struct Arch : BaseCtx std::vector getGroupGroups(GroupId group) const { return {}; } // ------------------------------------------------- - mutable IdString gnd_glbl, gnd_row, vcc_glbl, vcc_row; delay_t estimateDelay(WireId src, WireId dst, bool debug = false) const; delay_t predictDelay(const NetInfo *net_info, const PortRef &sink) const; ArcBounds getRouteBoundingBox(WireId src, WireId dst) const; From 1dd24f6461a9d22d77e91fef413900ec3651d938 Mon Sep 17 00:00:00 2001 From: Keith Rothman <537074+litghost@users.noreply.github.com> Date: Tue, 26 Jan 2021 18:40:42 -0800 Subject: [PATCH 03/23] Assorted fixes to new FPGA interchange based arch. Signed-off-by: Keith Rothman <537074+litghost@users.noreply.github.com> --- fpga_interchange/arch.cc | 16 ++++++++++++---- fpga_interchange/arch.h | 2 +- fpga_interchange/constids.inc | 0 3 files changed, 13 insertions(+), 5 deletions(-) delete mode 100644 fpga_interchange/constids.inc diff --git a/fpga_interchange/arch.cc b/fpga_interchange/arch.cc index c1f33318..6e69f137 100644 --- a/fpga_interchange/arch.cc +++ b/fpga_interchange/arch.cc @@ -194,11 +194,12 @@ WireId Arch::getWireByName(IdString name) const { if (wire_by_name_cache.count(name)) return wire_by_name_cache.at(name); + WireId ret; setup_byname(); const std::string &s = name.str(this); - auto sp = split_identifier_name(s.substr(8)); + auto sp = split_identifier_name(s); auto iter = site_by_name.find(sp.first); if (iter != site_by_name.end()) { int tile; @@ -214,14 +215,21 @@ WireId Arch::getWireByName(IdString name) const } } } else { - auto sp = split_identifier_name(s); int tile = tile_by_name.at(sp.first); auto &tile_info = chip_info->tile_types[chip_info->tiles[tile].type]; IdString wirename = id(sp.second); for (int i = 0; i < tile_info.num_wires; i++) { if (tile_info.wire_data[i].site == -1 && tile_info.wire_data[i].name == wirename.index) { - ret.tile = tile; - ret.index = i; + int32_t node = chip_info->tiles[tile].tile_wire_to_node[i]; + if (node == -1) { + // Not a nodal wire + ret.tile = tile; + ret.index = i; + } else { + // Is a nodal wire, set tile to -1 + ret.tile = -1; + ret.index = node; + } break; } } diff --git a/fpga_interchange/arch.h b/fpga_interchange/arch.h index a14d3096..390af594 100644 --- a/fpga_interchange/arch.h +++ b/fpga_interchange/arch.h @@ -42,7 +42,7 @@ template struct RelPtr const T *get() const { - return reinterpret_cast(reinterpret_cast(this) + int64_t(offset) * 4); + return reinterpret_cast(reinterpret_cast(this) + offset); } const T &operator[](size_t index) const { return get()[index]; } diff --git a/fpga_interchange/constids.inc b/fpga_interchange/constids.inc deleted file mode 100644 index e69de29b..00000000 From 5a89dc58e16a39c42133c28ac6359018ae5ba70d Mon Sep 17 00:00:00 2001 From: Keith Rothman <537074+litghost@users.noreply.github.com> Date: Wed, 27 Jan 2021 18:00:43 -0800 Subject: [PATCH 04/23] Fix BBA import bugs. Signed-off-by: Keith Rothman <537074+litghost@users.noreply.github.com> --- fpga_interchange/arch.cc | 203 ++++++++++++++++++++++++++++++--------- fpga_interchange/arch.h | 67 +++++++++---- 2 files changed, 201 insertions(+), 69 deletions(-) diff --git a/fpga_interchange/arch.cc b/fpga_interchange/arch.cc index 6e69f137..acbe205f 100644 --- a/fpga_interchange/arch.cc +++ b/fpga_interchange/arch.cc @@ -145,10 +145,10 @@ BelRange Arch::getBelsByTile(int x, int y) const br.e.cursor_index = chip_info->tile_types[chip_info->tiles[br.b.cursor_tile].type].num_bels; br.b.chip = chip_info; br.e.chip = chip_info; - if (br.e.cursor_index == -1) - ++br.e.cursor_index; - else + + if(br.b != br.e) { ++br.e; + } return br; } @@ -156,36 +156,34 @@ WireId Arch::getBelPinWire(BelId bel, IdString pin) const { NPNR_ASSERT(bel != BelId()); - int num_bel_wires = locInfo(bel).bel_data[bel.index].num_bel_wires; - const int32_t *ports = locInfo(bel).bel_data[bel.index].ports.get(); - for (int i = 0; i < num_bel_wires; i++) { - if (ports[i] == pin.index) { - const int32_t *wires = locInfo(bel).bel_data[bel.index].wires.get(); - int32_t wire_index = wires[i]; + int pin_index = getBelPinIndex(bel, pin); + if(pin_index < 0) { + // Port could not be found! + return WireId(); + } else { + const int32_t *wires = locInfo(bel).bel_data[bel.index].wires.get(); + int32_t wire_index = wires[pin_index]; + if(wire_index < 0) { + // This BEL pin is not connected. + return WireId(); + } else { return canonicalWireId(chip_info, bel.tile, wire_index); } } - - // Port could not be found! - return WireId(); } PortType Arch::getBelPinType(BelId bel, IdString pin) const { NPNR_ASSERT(bel != BelId()); - int num_bel_wires = locInfo(bel).bel_data[bel.index].num_bel_wires; - const int32_t *ports = locInfo(bel).bel_data[bel.index].ports.get(); - - for (int i = 0; i < num_bel_wires; i++) { - if (ports[i] == pin.index) { - const int32_t *types = locInfo(bel).bel_data[bel.index].types.get(); - return PortType(types[i]); - } + int pin_index = getBelPinIndex(bel, pin); + if(pin_index < 0) { + // Port could not be found! + return PORT_INOUT; + } else { + const int32_t *types = locInfo(bel).bel_data[bel.index].types.get(); + return PortType(types[pin_index]); } - - - return PORT_INOUT; } // ----------------------------------------------------------------------- @@ -250,29 +248,95 @@ std::vector> Arch::getWireAttrs(WireId wire) co PipId Arch::getPipByName(IdString name) const { - if (pip_by_name_cache.count(name)) - return pip_by_name_cache.at(name); + // PIP name structure: + // Tile PIP: /. + // Site PIP: // + // Site pin: / PipId ret; setup_byname(); const std::string &s = name.str(this); - auto sp = split_identifier_name(s.substr(8)); + auto sp = split_identifier_name(s); auto iter = site_by_name.find(sp.first); if (iter != site_by_name.end()) { + // This is either a site pip or site pin. int tile; int site; std::tie(tile, site) = iter->second; auto &tile_info = chip_info->tile_types[chip_info->tiles[tile].type]; - auto sp3 = split_identifier_name(sp.second); - IdString belname = id(sp3.first); - IdString pinname = id(sp3.second); - for (int i = 0; i < tile_info.num_pips; i++) { - if (tile_info.pip_data[i].site == site && tile_info.pip_data[i].bel == belname.index && - tile_info.pip_data[i].extra_data == pinname.index) { - ret.tile = tile; - ret.index = i; - break; + + // psuedo site pips are /. + // site pips are // + // site pins are / + auto split = sp.second.find('/'); + if(split != std::string::npos) { + // This is a site pip! + IdString belname = id(sp.second.substr(0, split)); + IdString pinname = id(sp.second.substr(split+1)); + BelId bel = getBelByName(id(sp.first + '/' + belname.str(this))); + NPNR_ASSERT(bel != BelId()); + + int pin_index = getBelPinIndex(bel, pinname); + NPNR_ASSERT(pin_index >= 0); + + for (int i = 0; i < tile_info.num_pips; i++) { + if (tile_info.pip_data[i].site == site && + tile_info.pip_data[i].bel == bel.index && + tile_info.pip_data[i].extra_data == pin_index) { + ret.tile = tile; + ret.index = i; + break; + } + } + } else { + auto split = sp.second.find('.'); + if(split == std::string::npos) { + // This is a site pin! + BelId bel = getBelByName(name); + NPNR_ASSERT(bel != BelId()); + + for (int i = 0; i < tile_info.num_pips; i++) { + if (tile_info.pip_data[i].site == site && + tile_info.pip_data[i].bel == bel.index) { + ret.tile = tile; + ret.index = i; + break; + } + } + } else { + // This is a psuedo site pip! + IdString src_site_wire = id(sp.second.substr(0, split)); + IdString dst_site_wire = id(sp.second.substr(split+1)); + int32_t src_index = -1; + int32_t dst_index = -1; + for (int i = 0; i < tile_info.num_wires; i++) { + if (tile_info.wire_data[i].site == site && tile_info.wire_data[i].name == src_site_wire.index) { + src_index = i; + if(dst_index != -1) { + break; + } + } + if (tile_info.wire_data[i].site == site && tile_info.wire_data[i].name == dst_site_wire.index) { + dst_index = i; + if(src_index != -1) { + break; + } + } + } + + NPNR_ASSERT(src_index != -1); + NPNR_ASSERT(dst_index != -1); + + for (int i = 0; i < tile_info.num_pips; i++) { + if (tile_info.pip_data[i].site == site && + tile_info.pip_data[i].src_index == src_index && + tile_info.pip_data[i].dst_index == dst_index) { + ret.tile = tile; + ret.index = i; + break; + } + } } } } else { @@ -280,11 +344,32 @@ PipId Arch::getPipByName(IdString name) const auto &tile_info = chip_info->tile_types[chip_info->tiles[tile].type]; auto spn = split_identifier_name_dot(sp.second); - int fromwire = std::stoi(spn.first), towire = std::stoi(spn.second); + auto src_wire_name = id(spn.first); + auto dst_wire_name = id(spn.second); + + int32_t src_index = -1; + int32_t dst_index = -1; + for (int i = 0; i < tile_info.num_wires; i++) { + if (tile_info.wire_data[i].site == -1 && tile_info.wire_data[i].name == src_wire_name.index) { + src_index = i; + if(dst_index != -1) { + break; + } + } + if (tile_info.wire_data[i].site == -1 && tile_info.wire_data[i].name == dst_wire_name.index) { + dst_index = i; + if(src_index != -1) { + break; + } + } + } + + NPNR_ASSERT(src_index != -1); + NPNR_ASSERT(dst_index != -1); for (int i = 0; i < tile_info.num_pips; i++) { - if (tile_info.pip_data[i].src_index == fromwire && - tile_info.pip_data[i].dst_index == towire) { + if (tile_info.pip_data[i].src_index == src_index && + tile_info.pip_data[i].dst_index == dst_index) { ret.tile = tile; ret.index = i; break; @@ -292,23 +377,45 @@ PipId Arch::getPipByName(IdString name) const } } - pip_by_name_cache[name] = ret; - return ret; } IdString Arch::getPipName(PipId pip) const { + // PIP name structure: + // Tile PIP: /. + // Psuedo site PIP: /. + // Site PIP: // + // Site pin: / NPNR_ASSERT(pip != PipId()); - if (locInfo(pip).pip_data[pip.index].site != -1) { - auto site_index = chip_info->tiles[pip.tile].sites[locInfo(pip).pip_data[pip.index].site]; - auto &site = chip_info->sites[site_index]; - return id(site.name.get() + std::string("/") + IdString(locInfo(pip).pip_data[pip.index].bel).str(this) + "/" + - IdString(locInfo(pip).wire_data[locInfo(pip).pip_data[pip.index].src_index].name).str(this)); + auto &tile = chip_info->tiles[pip.tile]; + auto &tile_type = locInfo(pip); + auto &pip_info = tile_type.pip_data[pip.index]; + if (pip_info.site != -1) { + // This is either a site pin or a site pip. + auto &site = chip_info->sites[tile.sites[pip_info.site]]; + auto &bel = tile_type.bel_data[pip_info.bel]; + IdString bel_name(bel.name); + if(bel.category == BEL_CATEGORY_LOGIC) { + // This is a psuedo pip + IdString src_wire_name = IdString(tile_type.wire_data[locInfo(pip).pip_data[pip.index].src_index].name); + IdString dst_wire_name = IdString(tile_type.wire_data[locInfo(pip).pip_data[pip.index].dst_index].name); + return id(site.name.get() + std::string("/") + src_wire_name.str(this) + "." + dst_wire_name.str(this)); + + } else if(bel.category == BEL_CATEGORY_ROUTING) { + // This is a site pip. + IdString pin_name(bel.ports[pip_info.extra_data]); + return id(site.name.get() + std::string("/") + bel_name.str(this) + "/" + pin_name.str(this)); + } else { + NPNR_ASSERT(bel.category == BEL_CATEGORY_SITE_PORT); + // This is a site pin, just the name of the BEL is a unique identifier. + return id(site.name.get() + std::string("/") + bel_name.str(this)); + } } else { - return id(std::string(chip_info->tiles[pip.tile].name.get()) + "/" + - std::to_string(locInfo(pip).pip_data[pip.index].src_index) + "." + - std::to_string(locInfo(pip).pip_data[pip.index].dst_index)); + // This is a tile pip. + return id(std::string(tile.name.get()) + "/" + + IdString(tile_type.wire_data[locInfo(pip).pip_data[pip.index].src_index].name).str(this) + "." + + IdString(tile_type.wire_data[locInfo(pip).pip_data[pip.index].dst_index].name).str(this)); } } diff --git a/fpga_interchange/arch.h b/fpga_interchange/arch.h index 390af594..f00ae04f 100644 --- a/fpga_interchange/arch.h +++ b/fpga_interchange/arch.h @@ -77,15 +77,24 @@ NPNR_PACKED_STRUCT(struct BelInfoPOD { int32_t num_bel_wires; RelPtr ports; // port name constid - RelPtr types; // port name (IN/OUT/BIDIR) + RelPtr types; // port type (IN/OUT/BIDIR) RelPtr wires; // connected wire index in tile, or -1 if NA int16_t site; int16_t site_variant; // some sites have alternative types - int16_t is_routing; + int16_t category; int16_t padding; }); +enum BELCategory { + // BEL is a logic element + BEL_CATEGORY_LOGIC = 0, + // BEL is a site routing mux + BEL_CATEGORY_ROUTING = 1, + // BEL is a site port, e.g. boundry between site and routing graph. + BEL_CATEGORY_SITE_PORT = 2 +}; + NPNR_PACKED_STRUCT(struct BelPortPOD { int32_t bel_index; int32_t port; @@ -255,8 +264,16 @@ struct TileWireIterator WireId baseWire; int cursor = -1; - void operator++() { cursor++; } - bool operator!=(const TileWireIterator &other) const { return cursor != other.cursor; } + void operator++() { + cursor++; + } + + bool operator==(const TileWireIterator &other) const { + return cursor == other.cursor; + } + bool operator!=(const TileWireIterator &other) const { + return cursor != other.cursor; + } // Returns a *denormalised* identifier always pointing to a tile wire rather than a node WireId operator*() const @@ -505,13 +522,13 @@ struct BelPinIterator void operator++() { cursor++; - while (true) { - if (!(twi != twi_end)) - break; + + while (twi != twi_end) { WireId w = *twi; auto &tile = tileInfo(chip, w.tile); if (cursor < tile.wire_data[w.index].num_bel_pins) break; + ++twi; cursor = 0; } @@ -606,7 +623,7 @@ struct Arch : BaseCtx { NPNR_ASSERT(bel != BelId()); int site_index = locInfo(bel).bel_data[bel.index].site; - NPNR_ASSERT(site_index != -1); + NPNR_ASSERT(site_index >= 0); const SiteInstInfoPOD &site = chip_info->sites[chip_info->tiles[bel.tile].sites[site_index]]; return id(std::string(site.name.get()) + "/" + IdString(locInfo(bel).bel_data[bel.index].name).str(this)); @@ -683,7 +700,9 @@ struct Arch : BaseCtx return false; } - bool getBelHidden(BelId bel) const { return locInfo(bel).bel_data[bel.index].is_routing; } + bool getBelHidden(BelId bel) const { + return locInfo(bel).bel_data[bel.index].category != BEL_CATEGORY_LOGIC; + } IdString getBelType(BelId bel) const { @@ -693,6 +712,19 @@ struct Arch : BaseCtx std::vector> getBelAttrs(BelId bel) const; + int getBelPinIndex(BelId bel, IdString pin) const { + NPNR_ASSERT(bel != BelId()); + int num_bel_wires = locInfo(bel).bel_data[bel.index].num_bel_wires; + const int32_t *ports = locInfo(bel).bel_data[bel.index].ports.get(); + for (int i = 0; i < num_bel_wires; i++) { + if (ports[i] == pin.index) { + return i; + } + } + + return -1; + } + WireId getBelPinWire(BelId bel, IdString pin) const; PortType getBelPinType(BelId bel, IdString pin) const; std::vector getBelPins(BelId bel) const; @@ -813,10 +845,11 @@ struct Arch : BaseCtx range.e.chip = chip_info; range.e.baseWire = wire; - if (wire.tile == -1) + if (wire.tile == -1) { range.e.cursor = chip_info->nodes[wire.index].num_tile_wires; - else + } else { range.e.cursor = 1; + } return range; } @@ -824,12 +857,14 @@ struct Arch : BaseCtx { BelPinRange range; NPNR_ASSERT(wire != WireId()); + TileWireRange twr = getTileWireRange(wire); range.b.chip = chip_info; range.b.twi = twr.b; range.b.twi_end = twr.e; range.b.cursor = -1; ++range.b; + range.e.chip = chip_info; range.e.twi = twr.e; range.e.twi_end = twr.e; @@ -991,16 +1026,6 @@ struct Arch : BaseCtx return range; } - UphillPipRange getWireAliases(WireId wire) const - { - UphillPipRange range; - range.b.cursor = 0; - range.b.twi.cursor = 0; - range.e.cursor = 0; - range.e.twi.cursor = 0; - return range; - } - // ------------------------------------------------- GroupId getGroupByName(IdString name) const { return GroupId(); } From 67dc19bb579a1edcd1145f910e54c5baf2fa3cb6 Mon Sep 17 00:00:00 2001 From: Keith Rothman <537074+litghost@users.noreply.github.com> Date: Thu, 28 Jan 2021 09:28:40 -0800 Subject: [PATCH 05/23] Address review comments. Signed-off-by: Keith Rothman <537074+litghost@users.noreply.github.com> --- fpga_interchange/arch.cc | 13 ++- fpga_interchange/arch.h | 1 + fpga_interchange/fpga_interchange_archdefs.h | 87 -------------------- 3 files changed, 6 insertions(+), 95 deletions(-) delete mode 100644 fpga_interchange/fpga_interchange_archdefs.h diff --git a/fpga_interchange/arch.cc b/fpga_interchange/arch.cc index acbe205f..8fb5ffdb 100644 --- a/fpga_interchange/arch.cc +++ b/fpga_interchange/arch.cc @@ -177,13 +177,10 @@ PortType Arch::getBelPinType(BelId bel, IdString pin) const NPNR_ASSERT(bel != BelId()); int pin_index = getBelPinIndex(bel, pin); - if(pin_index < 0) { - // Port could not be found! - return PORT_INOUT; - } else { - const int32_t *types = locInfo(bel).bel_data[bel.index].types.get(); - return PortType(types[pin_index]); - } + auto &bel_data = locInfo(bel).bel_data[bel.index]; + NPNR_ASSERT(pin_index >= 0 && pin_index < bel_data.num_bel_wires); + const int32_t *types = bel_data.types.get(); + return PortType(types[pin_index]); } // ----------------------------------------------------------------------- @@ -464,7 +461,7 @@ std::vector> Arch::getBelAttrs(BelId bel) const delay_t Arch::estimateDelay(WireId src, WireId dst, bool debug) const { - // FIXME: Implement when adding timing-driven place and route. + // FIXME: Implement something to push the A* router in the right direction. return 0; } diff --git a/fpga_interchange/arch.h b/fpga_interchange/arch.h index f00ae04f..d29e8651 100644 --- a/fpga_interchange/arch.h +++ b/fpga_interchange/arch.h @@ -1028,6 +1028,7 @@ struct Arch : BaseCtx // ------------------------------------------------- + // TODO: Use groups to get access to sites. GroupId getGroupByName(IdString name) const { return GroupId(); } IdString getGroupName(GroupId group) const { return IdString(); } std::vector getGroups() const { return {}; } diff --git a/fpga_interchange/fpga_interchange_archdefs.h b/fpga_interchange/fpga_interchange_archdefs.h deleted file mode 100644 index 5495505b..00000000 --- a/fpga_interchange/fpga_interchange_archdefs.h +++ /dev/null @@ -1,87 +0,0 @@ -#include - -typedef int delay_t; - -struct DelayInfo -{ - delay_t delay = 0; - - delay_t minRaiseDelay() const { return delay; } - delay_t maxRaiseDelay() const { return delay; } - - delay_t minFallDelay() const { return delay; } - delay_t maxFallDelay() const { return delay; } - - delay_t minDelay() const { return delay; } - delay_t maxDelay() const { return delay; } - - DelayInfo operator+(const DelayInfo &other) const - { - DelayInfo ret; - ret.delay = this->delay + other.delay; - return ret; - } -}; - -struct BelId -{ - // Tile that contains this BEL. - int32_t tile = -1; - // Index into tile type BEL array. - // BEL indicies are the same for all tiles of the same type. - int32_t index = -1; - - bool operator==(const BelId &other) const { return tile == other.tile && index == other.index; } - bool operator!=(const BelId &other) const { return tile != other.tile || index != other.index; } - bool operator<(const BelId &other) const - { - return tile < other.tile || (tile == other.tile && index < other.index); - } -}; - -struct WireId -{ - // Tile that contains this wire. - int32_t tile = -1; - int32_t index = -1; - - bool operator==(const WireId &other) const { return tile == other.tile && index == other.index; } - bool operator!=(const WireId &other) const { return tile != other.tile || index != other.index; } - bool operator<(const WireId &other) const - { - return tile < other.tile || (tile == other.tile && index < other.index); - } -}; - -struct PipId -{ - int32_t tile = -1; - int32_t index = -1; - - bool operator==(const PipId &other) const { return tile == other.tile && index == other.index; } - bool operator!=(const PipId &other) const { return tile != other.tile || index != other.index; } - bool operator<(const PipId &other) const - { - return tile < other.tile || (tile == other.tile && index < other.index); - } -}; - -struct GroupId -{ -}; - -struct DecalId -{ -}; - -struct ArchNetInfo -{ -}; - -struct NetInfo -{ -}; - -struct ArchCellInfo -{ -}; From cd41c4001e68fd9e5741351d4640078e055b9c05 Mon Sep 17 00:00:00 2001 From: Keith Rothman <537074+litghost@users.noreply.github.com> Date: Mon, 1 Feb 2021 07:18:28 -0800 Subject: [PATCH 06/23] Add initial updates to FPGA interchange arch for BEL buckets. Signed-off-by: Keith Rothman <537074+litghost@users.noreply.github.com> --- fpga_interchange/arch.cc | 7 + fpga_interchange/arch.h | 204 ++++++++++++++++++++++++++++ fpga_interchange/arch_pybindings.cc | 2 + fpga_interchange/arch_pybindings.h | 12 ++ fpga_interchange/archdefs.h | 22 +++ 5 files changed, 247 insertions(+) diff --git a/fpga_interchange/arch.cc b/fpga_interchange/arch.cc index 8fb5ffdb..d1540e82 100644 --- a/fpga_interchange/arch.cc +++ b/fpga_interchange/arch.cc @@ -80,6 +80,13 @@ Arch::Arch(ArchArgs args) : args(args) for (int i = 0; i < chip_info->num_tiles; i++) { tileStatus[i].boundcells.resize(chip_info->tile_types[chip_info->tiles[i].type].num_bels); } + + // Sanity check cell name ids. + const CellMapPOD & cell_map = *chip_info->cell_map; + int32_t first_cell_id = cell_map.cell_names[0]; + for(size_t i = 0; i < cell_map.number_cells; ++i) { + log_assert(cell_map.cell_names[i] == i + first_cell_id); + } } // ----------------------------------------------------------------------- diff --git a/fpga_interchange/arch.h b/fpga_interchange/arch.h index d29e8651..eb1e51c6 100644 --- a/fpga_interchange/arch.h +++ b/fpga_interchange/arch.h @@ -74,6 +74,7 @@ template struct RelPtr NPNR_PACKED_STRUCT(struct BelInfoPOD { int32_t name; // bel name (in site) constid int32_t type; // Type name constid + int32_t bel_bucket; // BEL bucket constid. int32_t num_bel_wires; RelPtr ports; // port name constid @@ -84,6 +85,8 @@ NPNR_PACKED_STRUCT(struct BelInfoPOD { int16_t site_variant; // some sites have alternative types int16_t category; int16_t padding; + + RelPtr valid_cells; }); enum BELCategory { @@ -179,6 +182,17 @@ NPNR_PACKED_STRUCT(struct NodeInfoPOD { RelPtr tile_wires; }); +NPNR_PACKED_STRUCT(struct CellMapPOD { + // BEL bucket constids. + int32_t number_bel_buckets; + RelPtr bel_buckets; + + int32_t number_cells; + // Cell names supported in this arch. + RelPtr cell_names; + RelPtr cell_bel_buckets; +}); + NPNR_PACKED_STRUCT(struct ChipInfoPOD { RelPtr name; RelPtr generator; @@ -197,6 +211,11 @@ NPNR_PACKED_STRUCT(struct ChipInfoPOD { int32_t num_nodes; RelPtr nodes; + + RelPtr cell_map; + + int32_t number_bel_buckets; + RelPtr bel_buckets; }); /************************ End of chipdb section. ************************/ @@ -255,6 +274,62 @@ struct BelRange BelIterator end() const { return e; } }; +struct FilteredBelIterator +{ + std::function filter; + BelIterator b, e; + + FilteredBelIterator operator++() + { + ++b; + while(b != e) { + if(filter(*b)) { + break; + } + + ++b; + } + return *this; + } + + bool operator!=(const FilteredBelIterator &other) const + { + NPNR_ASSERT(e == other.e); + return b != other.b; + } + + bool operator==(const FilteredBelIterator &other) const + { + NPNR_ASSERT(e == other.e); + return b == other.b; + } + + BelId operator*() const + { + return *b; + } +}; + +struct FilteredBelRange +{ + FilteredBelRange(BelIterator bel_b, BelIterator bel_e, std::function filter) { + b.filter = filter; + b.b = bel_b; + b.e = bel_e; + + if(b.b != b.e && !filter(*b.b)) { + ++b.b; + } + + e.b = bel_e; + e.e = bel_e; + } + + FilteredBelIterator b, e; + FilteredBelIterator begin() const { return b; } + FilteredBelIterator end() const { return e; } +}; + // ----------------------------------------------------------------------- // Iterate over TileWires for a wire (will be more than one if nodal) @@ -553,6 +628,68 @@ struct BelPinRange BelPinIterator end() const { return e; } }; +struct IdStringIterator +{ + const int32_t *cursor; + + void operator++() + { + cursor += 1; + } + + bool operator!=(const IdStringIterator &other) const { + return cursor != other.cursor; + } + + bool operator==(const IdStringIterator &other) const { + return cursor == other.cursor; + } + + IdString operator*() const + { + return IdString(*cursor); + } +}; + +struct IdStringRange +{ + IdStringIterator b, e; + IdStringIterator begin() const { return b; } + IdStringIterator end() const { return e; } +}; + +struct BelBucketIterator +{ + IdStringIterator cursor; + + void operator++() + { + ++cursor; + } + + bool operator!=(const BelBucketIterator &other) const { + return cursor != other.cursor; + } + + bool operator==(const BelBucketIterator &other) const { + return cursor == other.cursor; + } + + BelBucketId operator*() const + { + BelBucketId bucket; + bucket.name = IdString(*cursor); + return bucket; + } +}; + +struct BelBucketRange +{ + BelBucketIterator b, e; + BelBucketIterator begin() const { return b; } + BelBucketIterator end() const { return e; } +}; + struct ArchArgs { std::string chipdb; @@ -1081,6 +1218,73 @@ struct Arch : BaseCtx // ------------------------------------------------- + const BelBucketRange getBelBuckets() const { + BelBucketRange bel_bucket_range; + bel_bucket_range.b.cursor.cursor = &chip_info->bel_buckets[0]; + bel_bucket_range.e.cursor.cursor = &chip_info->bel_buckets[chip_info->number_bel_buckets-1]; + return bel_bucket_range; + } + + BelBucketId getBelBucketForBel(BelId bel) const { + BelBucketId bel_bucket; + bel_bucket.name = IdString(locInfo(bel).bel_data[bel.index].bel_bucket); + return bel_bucket; + } + + const IdStringRange getCellTypes() const { + const CellMapPOD & cell_map = *chip_info->cell_map; + + IdStringRange id_range; + id_range.b.cursor = &cell_map.cell_names[0]; + id_range.e.cursor = &cell_map.cell_names[cell_map.number_cells-1]; + + return id_range; + } + + IdString getBelBucketName(BelBucketId bucket) const { + return bucket.name; + } + + BelBucketId getBelBucketByName(IdString name) const { + for(BelBucketId bel_bucket : getBelBuckets()) { + if(bel_bucket.name == name) { + return bel_bucket; + } + } + + NPNR_ASSERT_FALSE("Failed to find BEL bucket for name."); + return BelBucketId(); + } + + size_t getCellTypeIndex(IdString cell_type) const { + const CellMapPOD & cell_map = *chip_info->cell_map; + int cell_offset = cell_type.index - cell_map.cell_names[0]; + NPNR_ASSERT(cell_type.index >= 0 && cell_type.index < cell_map.number_cells); + + return cell_offset; + } + + BelBucketId getBelBucketForCellType(IdString cell_type) const { + BelBucketId bucket; + const CellMapPOD & cell_map = *chip_info->cell_map; + bucket.name = cell_map.cell_bel_buckets[getCellTypeIndex(cell_type)]; + return bucket; + } + + FilteredBelRange getBelsInBucket(BelBucketId bucket) const { + BelRange range = getBels(); + FilteredBelRange filtered_range( + range.begin(), range.end(), [this, bucket](BelId bel) { + return getBelBucketForBel(bel) == bucket; + }); + + return filtered_range; + } + + bool isValidBelForCellType(IdString cell_type, BelId bel) const { + return locInfo(bel).bel_data[bel.index].valid_cells[getCellTypeIndex(cell_type)]; + } + // Whether or not a given cell can be placed at a given Bel // This is not intended for Bel type checks, but finer-grained constraints // such as conflicting set/reset signals, etc diff --git a/fpga_interchange/arch_pybindings.cc b/fpga_interchange/arch_pybindings.cc index 1ad2286b..dee6a720 100644 --- a/fpga_interchange/arch_pybindings.cc +++ b/fpga_interchange/arch_pybindings.cc @@ -55,8 +55,10 @@ void arch_wrap_python(py::module &m) readonly_wrapper>::def_wrap(belpin_cls, "bel"); readonly_wrapper>::def_wrap(belpin_cls, "pin"); + typedef FilteredBelRange BelRangeForBelBucket; #include "arch_pybindings_shared.h" + WRAP_RANGE(m, BelBucket, conv_to_str); WRAP_RANGE(m, Bel, conv_to_str); WRAP_RANGE(m, Wire, conv_to_str); WRAP_RANGE(m, AllPip, conv_to_str); diff --git a/fpga_interchange/arch_pybindings.h b/fpga_interchange/arch_pybindings.h index 0ce37906..b74a41a5 100644 --- a/fpga_interchange/arch_pybindings.h +++ b/fpga_interchange/arch_pybindings.h @@ -75,6 +75,18 @@ template <> struct string_converter } }; +template <> struct string_converter +{ + BelBucketId from_str(Context *ctx, std::string name) { return ctx->getBelBucketByName(ctx->id(name)); } + + std::string to_str(Context *ctx, BelBucketId id) + { + if (id == BelBucketId()) + throw bad_wrap(); + return ctx->getBelBucketName(id).str(ctx); + } +}; + template <> struct string_converter { BelPin from_str(Context *ctx, std::string name) diff --git a/fpga_interchange/archdefs.h b/fpga_interchange/archdefs.h index 744fa1d3..66d72f1c 100644 --- a/fpga_interchange/archdefs.h +++ b/fpga_interchange/archdefs.h @@ -123,6 +123,17 @@ struct DecalId bool operator!=(const DecalId &other) const { return false; } }; +struct BelBucketId { + IdString name; + + bool operator==(const BelBucketId &other) const { return (name == other.name); } + bool operator!=(const BelBucketId &other) const { return (name != other.name); } + bool operator<(const BelBucketId &other) const + { + return name < other.name; + } +}; + struct ArchNetInfo { }; @@ -186,4 +197,15 @@ template <> struct hash return seed; } }; + +template <> struct hash +{ + std::size_t operator()(const NEXTPNR_NAMESPACE_PREFIX BelBucketId &bucket) const noexcept + { + std::size_t seed = 0; + boost::hash_combine(seed, hash()(bucket.name)); + return seed; + } +}; + } // namespace std From 5c16c5024d33a4c5c16773ea780a77ec48d26575 Mon Sep 17 00:00:00 2001 From: Keith Rothman <537074+litghost@users.noreply.github.com> Date: Mon, 1 Feb 2021 13:31:31 -0800 Subject: [PATCH 07/23] Debug BEL bucket data. Signed-off-by: Keith Rothman <537074+litghost@users.noreply.github.com> --- fpga_interchange/arch.h | 25 ++++++++++++++----------- 1 file changed, 14 insertions(+), 11 deletions(-) diff --git a/fpga_interchange/arch.h b/fpga_interchange/arch.h index eb1e51c6..03a960d1 100644 --- a/fpga_interchange/arch.h +++ b/fpga_interchange/arch.h @@ -86,7 +86,7 @@ NPNR_PACKED_STRUCT(struct BelInfoPOD { int16_t category; int16_t padding; - RelPtr valid_cells; + RelPtr valid_cells; // Bool array, length of number_cells. }); enum BELCategory { @@ -183,14 +183,10 @@ NPNR_PACKED_STRUCT(struct NodeInfoPOD { }); NPNR_PACKED_STRUCT(struct CellMapPOD { - // BEL bucket constids. - int32_t number_bel_buckets; - RelPtr bel_buckets; - int32_t number_cells; // Cell names supported in this arch. - RelPtr cell_names; - RelPtr cell_bel_buckets; + RelPtr cell_names; // constids + RelPtr cell_bel_buckets; // constids }); NPNR_PACKED_STRUCT(struct ChipInfoPOD { @@ -212,10 +208,11 @@ NPNR_PACKED_STRUCT(struct ChipInfoPOD { int32_t num_nodes; RelPtr nodes; - RelPtr cell_map; - + // BEL bucket constids. int32_t number_bel_buckets; RelPtr bel_buckets; + + RelPtr cell_map; }); /************************ End of chipdb section. ************************/ @@ -306,7 +303,9 @@ struct FilteredBelIterator BelId operator*() const { - return *b; + BelId bel = *b; + NPNR_ASSERT(filter(bel)); + return bel; } }; @@ -318,11 +317,15 @@ struct FilteredBelRange b.e = bel_e; if(b.b != b.e && !filter(*b.b)) { - ++b.b; + ++b; } e.b = bel_e; e.e = bel_e; + + if(b != e) { + NPNR_ASSERT(filter(*b.b)); + } } FilteredBelIterator b, e; From 4a62c8c2ebd71916e5b9c79e90461726795410ce Mon Sep 17 00:00:00 2001 From: Keith Rothman <537074+litghost@users.noreply.github.com> Date: Mon, 1 Feb 2021 14:26:57 -0800 Subject: [PATCH 08/23] Start adding data for placement constraint solving. Signed-off-by: Keith Rothman <537074+litghost@users.noreply.github.com> --- fpga_interchange/arch.cc | 66 +++++++++++++--------------------------- fpga_interchange/arch.h | 27 +++++++++++++--- 2 files changed, 43 insertions(+), 50 deletions(-) diff --git a/fpga_interchange/arch.cc b/fpga_interchange/arch.cc index d1540e82..3c238220 100644 --- a/fpga_interchange/arch.cc +++ b/fpga_interchange/arch.cc @@ -164,18 +164,17 @@ WireId Arch::getBelPinWire(BelId bel, IdString pin) const NPNR_ASSERT(bel != BelId()); int pin_index = getBelPinIndex(bel, pin); - if(pin_index < 0) { - // Port could not be found! + + auto &bel_data = locInfo(bel).bel_data[bel.index]; + NPNR_ASSERT(pin_index >= 0 && pin_index < bel_data.num_bel_wires); + + const int32_t *wires = bel_data.wires.get(); + int32_t wire_index = wires[pin_index]; + if(wire_index < 0) { + // This BEL pin is not connected. return WireId(); } else { - const int32_t *wires = locInfo(bel).bel_data[bel.index].wires.get(); - int32_t wire_index = wires[pin_index]; - if(wire_index < 0) { - // This BEL pin is not connected. - return WireId(); - } else { - return canonicalWireId(chip_info, bel.tile, wire_index); - } + return canonicalWireId(chip_info, bel.tile, wire_index); } } @@ -429,23 +428,6 @@ std::vector> Arch::getPipAttrs(PipId pip) const // ----------------------------------------------------------------------- -std::vector Arch::getBelPins(BelId bel) const -{ - std::vector ret; - NPNR_ASSERT(bel != BelId()); - - // FIXME: The std::vector here can be replaced by a int32_t -> IdString - // range wrapper. - int num_bel_wires = locInfo(bel).bel_data[bel.index].num_bel_wires; - const int32_t *ports = locInfo(bel).bel_data[bel.index].ports.get(); - - for (int i = 0; i < num_bel_wires; i++) { - ret.push_back(IdString(ports[i])); - } - - return ret; -} - BelId Arch::getBelByLocation(Loc loc) const { BelId bi; @@ -466,12 +448,6 @@ std::vector> Arch::getBelAttrs(BelId bel) const // ----------------------------------------------------------------------- -delay_t Arch::estimateDelay(WireId src, WireId dst, bool debug) const -{ - // FIXME: Implement something to push the A* router in the right direction. - return 0; -} - ArcBounds Arch::getRouteBoundingBox(WireId src, WireId dst) const { int dst_tile = dst.tile == -1 ? chip_info->nodes[dst.index].tile_wires[0].tile : dst.tile; @@ -501,23 +477,11 @@ ArcBounds Arch::getRouteBoundingBox(WireId src, WireId dst) const return {x0, y0, x1, y1}; } -delay_t Arch::getBoundingBoxCost(WireId src, WireId dst, int distance) const -{ - // FIXME: Implement when adding timing-driven place and route. - return 0; -} - delay_t Arch::getWireRipupDelayPenalty(WireId wire) const { return getRipupDelayPenalty(); } -delay_t Arch::predictDelay(const NetInfo *net_info, const PortRef &sink) const -{ - // FIXME: Implement when adding timing-driven place and route. - return 0; -} - bool Arch::getBudgetOverride(const NetInfo *net_info, const PortRef &sink, delay_t &budget) const { return false; } // ----------------------------------------------------------------------- @@ -565,6 +529,18 @@ DecalXY Arch::getGroupDecal(GroupId pip) const { return {}; }; // ----------------------------------------------------------------------- +delay_t Arch::estimateDelay(WireId src, WireId dst, bool debug) const +{ + // FIXME: Implement something to push the A* router in the right direction. + return 0; +} + +delay_t Arch::predictDelay(const NetInfo *net_info, const PortRef &sink) const +{ + // FIXME: Implement when adding timing-driven place and route. + return 0; +} + bool Arch::getCellDelay(const CellInfo *cell, IdString fromPort, IdString toPort, DelayInfo &delay) const { // FIXME: Implement when adding timing-driven place and route. diff --git a/fpga_interchange/arch.h b/fpga_interchange/arch.h index 03a960d1..666e1369 100644 --- a/fpga_interchange/arch.h +++ b/fpga_interchange/arch.h @@ -29,6 +29,8 @@ NEXTPNR_NAMESPACE_BEGIN +#include "fpga_interchange_generated_defs.h" + /**** Everything in this section must be kept in sync with chipdb.py ****/ template struct RelPtr @@ -713,10 +715,11 @@ struct Arch : BaseCtx struct TileStatus { + std::bitset bel_available; std::vector boundcells; }; - std::vector tileStatus; + std::unordered_map tileStatus; ArchArgs args; Arch(ArchArgs args); @@ -836,7 +839,7 @@ struct Arch : BaseCtx bool getBelGlobalBuf(BelId bel) const { - // TODO: This probably needs to be fixed! + // FIXME: This probably needs to be fixed! return false; } @@ -867,7 +870,20 @@ struct Arch : BaseCtx WireId getBelPinWire(BelId bel, IdString pin) const; PortType getBelPinType(BelId bel, IdString pin) const; - std::vector getBelPins(BelId bel) const; + + IdStringRange getBelPins(BelId bel) const + { + NPNR_ASSERT(bel != BelId()); + + int num_bel_wires = locInfo(bel).bel_data[bel.index].num_bel_wires; + const int32_t *ports = locInfo(bel).bel_data[bel.index].ports.get(); + + IdStringRange str_range; + str_range.b.cursor = &ports[0]; + str_range.b.cursor = &ports[num_bel_wires-1]; + + return str_range; + } bool isBelLocked(BelId bel) const; @@ -1168,7 +1184,7 @@ struct Arch : BaseCtx // ------------------------------------------------- - // TODO: Use groups to get access to sites. + // FIXME: Use groups to get access to sites. GroupId getGroupByName(IdString name) const { return GroupId(); } IdString getGroupName(GroupId group) const { return IdString(); } std::vector getGroups() const { return {}; } @@ -1181,7 +1197,6 @@ struct Arch : BaseCtx delay_t estimateDelay(WireId src, WireId dst, bool debug = false) const; delay_t predictDelay(const NetInfo *net_info, const PortRef &sink) const; ArcBounds getRouteBoundingBox(WireId src, WireId dst) const; - delay_t getBoundingBoxCost(WireId src, WireId dst, int distance) const; delay_t getDelayEpsilon() const { return 20; } delay_t getRipupDelayPenalty() const { return 120; } delay_t getWireRipupDelayPenalty(WireId wire) const; @@ -1292,6 +1307,8 @@ struct Arch : BaseCtx // This is not intended for Bel type checks, but finer-grained constraints // such as conflicting set/reset signals, etc bool isValidBelForCell(CellInfo *cell, BelId bel) const { + NPNR_ASSERT(isValidBelForCellType(cell->type, bel)); + // FIXME: Implement this return true; } From 083f6afb1cc37c8319eec2758df187f58e286250 Mon Sep 17 00:00:00 2001 From: Keith Rothman <537074+litghost@users.noreply.github.com> Date: Tue, 2 Feb 2021 07:33:52 -0800 Subject: [PATCH 09/23] Add initial GUI files. Signed-off-by: Keith Rothman <537074+litghost@users.noreply.github.com> --- gui/fpga_interchange/family.cmake | 0 gui/fpga_interchange/mainwindow.cc | 49 ++++++++++++++++++++++++++++++ gui/fpga_interchange/mainwindow.h | 45 +++++++++++++++++++++++++++ gui/fpga_interchange/nextpnr.qrc | 2 ++ 4 files changed, 96 insertions(+) create mode 100644 gui/fpga_interchange/family.cmake create mode 100644 gui/fpga_interchange/mainwindow.cc create mode 100644 gui/fpga_interchange/mainwindow.h create mode 100644 gui/fpga_interchange/nextpnr.qrc diff --git a/gui/fpga_interchange/family.cmake b/gui/fpga_interchange/family.cmake new file mode 100644 index 00000000..e69de29b diff --git a/gui/fpga_interchange/mainwindow.cc b/gui/fpga_interchange/mainwindow.cc new file mode 100644 index 00000000..f616ca1a --- /dev/null +++ b/gui/fpga_interchange/mainwindow.cc @@ -0,0 +1,49 @@ +/* + * nextpnr -- Next Generation Place and Route + * + * Copyright (C) 2018 Miodrag Milanovic + * + * Permission to use, copy, modify, and/or distribute this software for any + * purpose with or without fee is hereby granted, provided that the above + * copyright notice and this permission notice appear in all copies. + * + * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES + * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF + * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR + * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES + * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN + * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF + * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE. + * + */ + +#include "mainwindow.h" + +#include +#include + +static void initMainResource() { Q_INIT_RESOURCE(nextpnr); } + +NEXTPNR_NAMESPACE_BEGIN + +MainWindow::MainWindow(std::unique_ptr context, CommandHandler *handler, QWidget *parent) + : BaseMainWindow(std::move(context), handler, parent) +{ + initMainResource(); + QMessageBox::critical(0, "Error - FIXME", "No GUI support for nextpnr-generic"); + std::exit(1); +} + +MainWindow::~MainWindow() {} + +void MainWindow::newContext(Context *ctx) +{ + std::string title = "nextpnr-generic - " + ctx->getChipName(); + setWindowTitle(title.c_str()); +} + +void MainWindow::createMenu() {} + +void MainWindow::new_proj() {} + +NEXTPNR_NAMESPACE_END diff --git a/gui/fpga_interchange/mainwindow.h b/gui/fpga_interchange/mainwindow.h new file mode 100644 index 00000000..4d1cf598 --- /dev/null +++ b/gui/fpga_interchange/mainwindow.h @@ -0,0 +1,45 @@ +/* + * nextpnr -- Next Generation Place and Route + * + * Copyright (C) 2018 Miodrag Milanovic + * + * Permission to use, copy, modify, and/or distribute this software for any + * purpose with or without fee is hereby granted, provided that the above + * copyright notice and this permission notice appear in all copies. + * + * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES + * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF + * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR + * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES + * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN + * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF + * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE. + * + */ + +#ifndef MAINWINDOW_H +#define MAINWINDOW_H + +#include "../basewindow.h" + +NEXTPNR_NAMESPACE_BEGIN + +class MainWindow : public BaseMainWindow +{ + Q_OBJECT + + public: + explicit MainWindow(std::unique_ptr context, CommandHandler *handler, QWidget *parent = 0); + virtual ~MainWindow(); + + public: + void createMenu(); + + protected Q_SLOTS: + void new_proj() override; + void newContext(Context *ctx); +}; + +NEXTPNR_NAMESPACE_END + +#endif // MAINWINDOW_H diff --git a/gui/fpga_interchange/nextpnr.qrc b/gui/fpga_interchange/nextpnr.qrc new file mode 100644 index 00000000..03585ec0 --- /dev/null +++ b/gui/fpga_interchange/nextpnr.qrc @@ -0,0 +1,2 @@ + + From 78737ab01dd2723caed87481147a721650a0dd25 Mon Sep 17 00:00:00 2001 From: Keith Rothman <537074+litghost@users.noreply.github.com> Date: Wed, 3 Feb 2021 13:37:58 -0800 Subject: [PATCH 10/23] Update FPGA interchange to use IdStringList. Signed-off-by: Keith Rothman <537074+litghost@users.noreply.github.com> --- fpga_interchange/arch.cc | 214 +++++++++++++++++++++------------------ fpga_interchange/arch.h | 57 +++++------ 2 files changed, 138 insertions(+), 133 deletions(-) diff --git a/fpga_interchange/arch.cc b/fpga_interchange/arch.cc index 3c238220..2d1195b5 100644 --- a/fpga_interchange/arch.cc +++ b/fpga_interchange/arch.cc @@ -35,13 +35,6 @@ NEXTPNR_NAMESPACE_BEGIN -static std::pair split_identifier_name(const std::string &name) -{ - size_t first_slash = name.find('/'); - NPNR_ASSERT(first_slash != std::string::npos); - return std::make_pair(name.substr(0, first_slash), name.substr(first_slash + 1)); -}; - static std::pair split_identifier_name_dot(const std::string &name) { size_t first_dot = name.find('.'); @@ -103,7 +96,7 @@ void Arch::setup_byname() const { if (tile_by_name.empty()) { for (int i = 0; i < chip_info->num_tiles; i++) { - tile_by_name[chip_info->tiles[i].name.get()] = i; + tile_by_name[id(chip_info->tiles[i].name.get())] = i; } } @@ -113,24 +106,25 @@ void Arch::setup_byname() const auto &tile_type = chip_info->tile_types[tile.type]; for (int j = 0; j < tile_type.number_sites; j++) { auto &site = chip_info->sites[tile.sites[j]]; - site_by_name[site.name.get()] = std::make_pair(i, j); + site_by_name[id(site.name.get())] = std::make_pair(i, j); } } } } -BelId Arch::getBelByName(IdString name) const +BelId Arch::getBelByName(IdStringList name) const { BelId ret; + if(name.ids.size() != 2) { + return BelId(); + } setup_byname(); - auto split = split_identifier_name(name.str(this)); - int tile, site; - std::tie(tile, site) = site_by_name.at(split.first); + std::tie(tile, site) = site_by_name.at(name.ids[0]); auto &tile_info = chip_info->tile_types[chip_info->tiles[tile].type]; - IdString belname = id(split.second); + IdString belname = name.ids[1]; for (int i = 0; i < tile_info.num_bels; i++) { if (tile_info.bel_data[i].site == site && tile_info.bel_data[i].name == belname.index) { ret.tile = tile; @@ -191,23 +185,22 @@ PortType Arch::getBelPinType(BelId bel, IdString pin) const // ----------------------------------------------------------------------- -WireId Arch::getWireByName(IdString name) const +WireId Arch::getWireByName(IdStringList name) const { - if (wire_by_name_cache.count(name)) - return wire_by_name_cache.at(name); - WireId ret; + if(name.ids.size() != 2) { + return WireId(); + } + setup_byname(); - const std::string &s = name.str(this); - auto sp = split_identifier_name(s); - auto iter = site_by_name.find(sp.first); + auto iter = site_by_name.find(name.ids[0]); if (iter != site_by_name.end()) { int tile; int site; std::tie(tile, site) = iter->second; auto &tile_info = chip_info->tile_types[chip_info->tiles[tile].type]; - IdString wirename = id(sp.second); + IdString wirename = name.ids[1]; for (int i = 0; i < tile_info.num_wires; i++) { if (tile_info.wire_data[i].site == site && tile_info.wire_data[i].name == wirename.index) { ret.tile = tile; @@ -216,9 +209,9 @@ WireId Arch::getWireByName(IdString name) const } } } else { - int tile = tile_by_name.at(sp.first); + int tile = tile_by_name.at(name.ids[0]); auto &tile_info = chip_info->tile_types[chip_info->tiles[tile].type]; - IdString wirename = id(sp.second); + IdString wirename = name.ids[1]; for (int i = 0; i < tile_info.num_wires; i++) { if (tile_info.wire_data[i].site == -1 && tile_info.wire_data[i].name == wirename.index) { int32_t node = chip_info->tiles[tile].tile_wire_to_node[i]; @@ -236,8 +229,6 @@ WireId Arch::getWireByName(IdString name) const } } - wire_by_name_cache[name] = ret; - return ret; } @@ -249,51 +240,58 @@ std::vector> Arch::getWireAttrs(WireId wire) co // ----------------------------------------------------------------------- -PipId Arch::getPipByName(IdString name) const +PipId Arch::getPipByName(IdStringList name) const { // PIP name structure: // Tile PIP: /. // Site PIP: // // Site pin: / + // Psuedo site PIP: /. - PipId ret; setup_byname(); - const std::string &s = name.str(this); - auto sp = split_identifier_name(s); - auto iter = site_by_name.find(sp.first); - if (iter != site_by_name.end()) { - // This is either a site pip or site pin. + if(name.ids.size() == 3) { + // This is a Site PIP. + IdString site_name = name.ids[0]; + IdString belname = name.ids[1]; + IdString pinname = name.ids[2]; + int tile; int site; - std::tie(tile, site) = iter->second; + std::tie(tile, site) = site_by_name.at(site_name); auto &tile_info = chip_info->tile_types[chip_info->tiles[tile].type]; - // psuedo site pips are /. - // site pips are // - // site pins are / - auto split = sp.second.find('/'); - if(split != std::string::npos) { - // This is a site pip! - IdString belname = id(sp.second.substr(0, split)); - IdString pinname = id(sp.second.substr(split+1)); - BelId bel = getBelByName(id(sp.first + '/' + belname.str(this))); - NPNR_ASSERT(bel != BelId()); + std::array ids{name.ids[0], belname}; + BelId bel = getBelByName(IdStringList(ids)); + NPNR_ASSERT(bel != BelId()); - int pin_index = getBelPinIndex(bel, pinname); - NPNR_ASSERT(pin_index >= 0); + int pin_index = getBelPinIndex(bel, pinname); + NPNR_ASSERT(pin_index >= 0); - for (int i = 0; i < tile_info.num_pips; i++) { - if (tile_info.pip_data[i].site == site && - tile_info.pip_data[i].bel == bel.index && - tile_info.pip_data[i].extra_data == pin_index) { - ret.tile = tile; - ret.index = i; - break; - } + for (int i = 0; i < tile_info.num_pips; i++) { + if (tile_info.pip_data[i].site == site && + tile_info.pip_data[i].bel == bel.index && + tile_info.pip_data[i].extra_data == pin_index) { + + PipId ret; + ret.tile = tile; + ret.index = i; + return ret; } - } else { - auto split = sp.second.find('.'); + } + } else { + auto iter = site_by_name.find(name.ids[0]); + if (iter != site_by_name.end()) { + // This is either a site pin or a psuedo site pip. + // psuedo site pips are /. + // site pins are / + int tile; + int site; + std::tie(tile, site) = iter->second; + auto &tile_info = chip_info->tile_types[chip_info->tiles[tile].type]; + + std::string pip_second = name.ids[1].str(this); + auto split = pip_second.find('.'); if(split == std::string::npos) { // This is a site pin! BelId bel = getBelByName(name); @@ -302,17 +300,20 @@ PipId Arch::getPipByName(IdString name) const for (int i = 0; i < tile_info.num_pips; i++) { if (tile_info.pip_data[i].site == site && tile_info.pip_data[i].bel == bel.index) { + + PipId ret; ret.tile = tile; ret.index = i; - break; + return ret; } } } else { // This is a psuedo site pip! - IdString src_site_wire = id(sp.second.substr(0, split)); - IdString dst_site_wire = id(sp.second.substr(split+1)); + IdString src_site_wire = id(pip_second.substr(0, split)); + IdString dst_site_wire = id(pip_second.substr(split+1)); int32_t src_index = -1; int32_t dst_index = -1; + for (int i = 0; i < tile_info.num_wires; i++) { if (tile_info.wire_data[i].site == site && tile_info.wire_data[i].name == src_site_wire.index) { src_index = i; @@ -335,55 +336,60 @@ PipId Arch::getPipByName(IdString name) const if (tile_info.pip_data[i].site == site && tile_info.pip_data[i].src_index == src_index && tile_info.pip_data[i].dst_index == dst_index) { + + PipId ret; ret.tile = tile; ret.index = i; + return ret; + } + } + } + } else { + int tile = tile_by_name.at(name.ids[0]); + auto &tile_info = chip_info->tile_types[chip_info->tiles[tile].type]; + + std::string pip_second = name.ids[1].str(this); + auto spn = split_identifier_name_dot(pip_second); + auto src_wire_name = id(spn.first); + auto dst_wire_name = id(spn.second); + + int32_t src_index = -1; + int32_t dst_index = -1; + for (int i = 0; i < tile_info.num_wires; i++) { + if (tile_info.wire_data[i].site == -1 && tile_info.wire_data[i].name == src_wire_name.index) { + src_index = i; + if(dst_index != -1) { + break; + } + } + if (tile_info.wire_data[i].site == -1 && tile_info.wire_data[i].name == dst_wire_name.index) { + dst_index = i; + if(src_index != -1) { break; } } } - } - } else { - int tile = tile_by_name.at(sp.first); - auto &tile_info = chip_info->tile_types[chip_info->tiles[tile].type]; - auto spn = split_identifier_name_dot(sp.second); - auto src_wire_name = id(spn.first); - auto dst_wire_name = id(spn.second); + NPNR_ASSERT(src_index != -1); + NPNR_ASSERT(dst_index != -1); - int32_t src_index = -1; - int32_t dst_index = -1; - for (int i = 0; i < tile_info.num_wires; i++) { - if (tile_info.wire_data[i].site == -1 && tile_info.wire_data[i].name == src_wire_name.index) { - src_index = i; - if(dst_index != -1) { - break; + for (int i = 0; i < tile_info.num_pips; i++) { + if (tile_info.pip_data[i].src_index == src_index && + tile_info.pip_data[i].dst_index == dst_index) { + + PipId ret; + ret.tile = tile; + ret.index = i; + return ret; } } - if (tile_info.wire_data[i].site == -1 && tile_info.wire_data[i].name == dst_wire_name.index) { - dst_index = i; - if(src_index != -1) { - break; - } - } - } - - NPNR_ASSERT(src_index != -1); - NPNR_ASSERT(dst_index != -1); - - for (int i = 0; i < tile_info.num_pips; i++) { - if (tile_info.pip_data[i].src_index == src_index && - tile_info.pip_data[i].dst_index == dst_index) { - ret.tile = tile; - ret.index = i; - break; - } } } - return ret; + return PipId(); } -IdString Arch::getPipName(PipId pip) const +IdStringList Arch::getPipName(PipId pip) const { // PIP name structure: // Tile PIP: /. @@ -401,24 +407,30 @@ IdString Arch::getPipName(PipId pip) const IdString bel_name(bel.name); if(bel.category == BEL_CATEGORY_LOGIC) { // This is a psuedo pip - IdString src_wire_name = IdString(tile_type.wire_data[locInfo(pip).pip_data[pip.index].src_index].name); - IdString dst_wire_name = IdString(tile_type.wire_data[locInfo(pip).pip_data[pip.index].dst_index].name); - return id(site.name.get() + std::string("/") + src_wire_name.str(this) + "." + dst_wire_name.str(this)); + IdString src_wire_name = IdString(tile_type.wire_data[pip_info.src_index].name); + IdString dst_wire_name = IdString(tile_type.wire_data[pip_info.dst_index].name); + IdString pip = id(src_wire_name.str(this) + "." + dst_wire_name.str(this)); + std::array ids{id(site.name.get()), pip}; + return IdStringList(ids); } else if(bel.category == BEL_CATEGORY_ROUTING) { // This is a site pip. IdString pin_name(bel.ports[pip_info.extra_data]); - return id(site.name.get() + std::string("/") + bel_name.str(this) + "/" + pin_name.str(this)); + std::array ids{id(site.name.get()), bel_name, pin_name}; + return IdStringList(ids); } else { NPNR_ASSERT(bel.category == BEL_CATEGORY_SITE_PORT); // This is a site pin, just the name of the BEL is a unique identifier. - return id(site.name.get() + std::string("/") + bel_name.str(this)); + std::array ids{id(site.name.get()), bel_name}; + return IdStringList(ids); } } else { // This is a tile pip. - return id(std::string(tile.name.get()) + "/" + - IdString(tile_type.wire_data[locInfo(pip).pip_data[pip.index].src_index].name).str(this) + "." + - IdString(tile_type.wire_data[locInfo(pip).pip_data[pip.index].dst_index].name).str(this)); + IdString src_wire_name = IdString(tile_type.wire_data[pip_info.src_index].name); + IdString dst_wire_name = IdString(tile_type.wire_data[pip_info.dst_index].name); + IdString pip = id(src_wire_name.str(this) + "." + dst_wire_name.str(this)); + std::array ids{id(std::string(tile.name.get())), pip}; + return IdStringList(ids); } } diff --git a/fpga_interchange/arch.h b/fpga_interchange/arch.h index 666e1369..2f2cddfa 100644 --- a/fpga_interchange/arch.h +++ b/fpga_interchange/arch.h @@ -29,8 +29,6 @@ NEXTPNR_NAMESPACE_BEGIN -#include "fpga_interchange_generated_defs.h" - /**** Everything in this section must be kept in sync with chipdb.py ****/ template struct RelPtr @@ -705,8 +703,8 @@ struct Arch : BaseCtx boost::iostreams::mapped_file_source blob_file; const ChipInfoPOD *chip_info; - mutable std::unordered_map tile_by_name; - mutable std::unordered_map> site_by_name; + mutable std::unordered_map tile_by_name; + mutable std::unordered_map> site_by_name; std::unordered_map wire_to_net; std::unordered_map pip_to_net; @@ -715,11 +713,10 @@ struct Arch : BaseCtx struct TileStatus { - std::bitset bel_available; std::vector boundcells; }; - std::unordered_map tileStatus; + std::vector tileStatus; ArchArgs args; Arch(ArchArgs args); @@ -755,21 +752,22 @@ struct Arch : BaseCtx int getTilePipDimZ(int x, int y) const { return chip_info->tile_types[chip_info->tiles[getTileIndex(x, y)].type].number_sites; } + char getNameDelimiter() const { return '/'; } // ------------------------------------------------- void setup_byname() const; - BelId getBelByName(IdString name) const; + BelId getBelByName(IdStringList name) const; - IdString getBelName(BelId bel) const + IdStringList getBelName(BelId bel) const { NPNR_ASSERT(bel != BelId()); int site_index = locInfo(bel).bel_data[bel.index].site; NPNR_ASSERT(site_index >= 0); const SiteInstInfoPOD &site = chip_info->sites[chip_info->tiles[bel.tile].sites[site_index]]; - return id(std::string(site.name.get()) + - "/" + IdString(locInfo(bel).bel_data[bel.index].name).str(this)); + std::array ids{id(site.name.get()), IdString(locInfo(bel).bel_data[bel.index].name)}; + return IdStringList(ids); } uint32_t getBelChecksum(BelId bel) const { return bel.index; } @@ -880,7 +878,7 @@ struct Arch : BaseCtx IdStringRange str_range; str_range.b.cursor = &ports[0]; - str_range.b.cursor = &ports[num_bel_wires-1]; + str_range.e.cursor = &ports[num_bel_wires-1]; return str_range; } @@ -889,9 +887,7 @@ struct Arch : BaseCtx // ------------------------------------------------- - mutable std::unordered_map wire_by_name_cache; - - WireId getWireByName(IdString name) const; + WireId getWireByName(IdStringList name) const; const TileWireInfoPOD &wireInfo(WireId wire) const { @@ -903,20 +899,21 @@ struct Arch : BaseCtx } } - IdString getWireName(WireId wire) const + IdStringList getWireName(WireId wire) const { NPNR_ASSERT(wire != WireId()); if (wire.tile != -1 && locInfo(wire).wire_data[wire.index].site != -1) { int site_index = locInfo(wire).wire_data[wire.index].site; const SiteInstInfoPOD &site = chip_info->sites[chip_info->tiles[wire.tile].sites[site_index]]; - return id(site.name.get() + - std::string("/") + IdString(locInfo(wire).wire_data[wire.index].name).str(this)); + + std::array ids{id(site.name.get()), IdString(locInfo(wire).wire_data[wire.index].name)}; + return IdStringList(ids); } else { - return id(std::string(chip_info - ->tiles[wire.tile == -1 ? chip_info->nodes[wire.index].tile_wires[0].tile - : wire.tile] - .name.get()) + - "/" + IdString(wireInfo(wire).name).c_str(this)); + int32_t tile = wire.tile == -1 ? chip_info->nodes[wire.index].tile_wires[0].tile + : wire.tile; + IdString tile_name = id(chip_info->tiles[tile].name.get()); + std::array ids{tile_name, IdString(wireInfo(wire).name)}; + return IdStringList(ids); } } @@ -1042,9 +1039,10 @@ struct Arch : BaseCtx // ------------------------------------------------- - mutable std::unordered_map pip_by_name_cache; - - PipId getPipByName(IdString name) const; + PipId getPipByName(IdStringList name) const; + IdStringList getPipName(PipId pip) const; + IdString getPipType(PipId pip) const; + std::vector> getPipAttrs(PipId pip) const; void bindPip(PipId pip, NetInfo *net, PlaceStrength strength) { @@ -1126,11 +1124,6 @@ struct Arch : BaseCtx return loc; } - IdString getPipName(PipId pip) const; - - IdString getPipType(PipId pip) const; - std::vector> getPipAttrs(PipId pip) const; - uint32_t getPipChecksum(PipId pip) const { return pip.index; } WireId getPipSrcWire(PipId pip) const @@ -1185,8 +1178,8 @@ struct Arch : BaseCtx // ------------------------------------------------- // FIXME: Use groups to get access to sites. - GroupId getGroupByName(IdString name) const { return GroupId(); } - IdString getGroupName(GroupId group) const { return IdString(); } + GroupId getGroupByName(IdStringList name) const { return GroupId(); } + IdStringList getGroupName(GroupId group) const { return IdStringList(); } std::vector getGroups() const { return {}; } std::vector getGroupBels(GroupId group) const { return {}; } std::vector getGroupWires(GroupId group) const { return {}; } From 149087b880d97c229132e76647e63bfcdffee9a0 Mon Sep 17 00:00:00 2001 From: Keith Rothman <537074+litghost@users.noreply.github.com> Date: Wed, 3 Feb 2021 14:36:32 -0800 Subject: [PATCH 11/23] Add README about initial state of FPGA interchange implementation. Signed-off-by: Keith Rothman <537074+litghost@users.noreply.github.com> --- fpga_interchange/README.md | 170 +++++++++++++++++++++++++++++++++++++ 1 file changed, 170 insertions(+) create mode 100644 fpga_interchange/README.md diff --git a/fpga_interchange/README.md b/fpga_interchange/README.md new file mode 100644 index 00000000..3739b238 --- /dev/null +++ b/fpga_interchange/README.md @@ -0,0 +1,170 @@ +## FPGA interchange nextpnr architecture + +This nextpnr architecture is a meta architecture that in theory will implement +any architecture that emits a complete FPGA interchange device database. + +### FPGA interchange + +The FPGA interchange is a set of file formats intended to describe any modern +island based FPGA. It consists of three primary file formats: + + - Device database + - This is a description of a particular FPGA fabric. This description + includes placement locations, placement constraints and a complete + description of the routing fabric. + - This file will also include timing information once added. + + - Logical netlist + - This is the output of a synthesis tool. This is equivalent to the + Yosys JSON format, EDIF, or eblif. + - As part of future nextpnr development, a frontend will be added that + takes this format as input. + + - Physical netlist + - This is the output of a place and route tool. It can describe a clustered + design, a partially or fully placed design, and a partially or fully + routed design. + +### Current status + +This architecture implementation can be compiled in conjunction with a FPGA +interchange device database, and the outputs from +`fpga_interchange.nextpnr_emit`, which is part of the +(python-fpga-interchange)[https://github.com/SymbiFlow/python-fpga-interchange/] +library. + +The current implementation is missing essential features for place and route. +As these features are added, this implementation will become more useful. + + - [ ] Placement constraints are unimplemented, meaning invalid or unroutable + designs can be generated from the placer. + - [ ] Logical netlist macro expansion is not implemented, meaning that any + macro primitives are unplacable. Common macro primitives examples are + differential IO buffers (IBUFDS) and some LUT RAM (e.g. RAM64X1D). + - [ ] Cell -> BEL pin mapping is not in place, meaning any primitives that + have different BEL pins with respect to their cell pins will not be + routable. + - [ ] Nextpnr only allows for cell -> BEL pin maps that are 1 to 1. The + FPGA interchange accomidates cell -> BEL pin maps that include 1 to + many relationship for sinks. A common primitives that uses 1 to many + maps are the RAMB18E1. + - [ ] The router lookahead is missing, meaning that router runtime + performance will be terrible. + - [ ] Physical netlist backend is missing, so even if + `nextpnr-fpga_interchange` completes successfully, there is no way to + generate output that can be consumed by downstream tools. + - [ ] XDC parsing and port constraints are unimplemented, so IO pins cannot + be fixed. The chipdb BBA output is also missing package pin data, so + only site constraints are currently possible. Eventually the chipdb BBA + should also include package pin data to allow for ports to be bound to + package pins. + - [ ] The routing graph that is currently emitted does not have ground and + VCC networks, so all signals must currently be tied to an IO signal. + Site pins being tied to constants also needs handling so that site + local inverters are used rather than routing signals suboptimally. + - [ ] Pseudo pips (e.g. pips that consume BELs and or site resources) should + block their respective resources. This effects designs that have some + routing in place before placement. + - [ ] Pseudo site pips (e.g. site pips that route through BELs) should block + their respective resources. Without this, using some pseudo site pips + could result in invalid placements. + - [ ] Timing information is missing from the FPGA interchange device + database, so it is also currently missing from the FPGA interchange + architecture. Once timing information is added to the device database + schema, it needs to be added to the architecture. + +#### FPGA interchange fabrics + +Currently only Xilinx 7-series, UltraScale and UltraScale+ fabrics have a +device database generator, via (RapidWright)[https://github.com/Xilinx/RapidWright]. + +##### Artix 35T example + +Download RapidWright and generate the device database. +``` +# FIXME: Use main branch once interchange branch is merged. +git clone -b interchange https://github.com/Xilinx/RapidWright.git +cd RapidWright +make update_jars + +# FIXME: Current RapidWright jars generate database with duplicate PIPs +# https://github.com/Xilinx/RapidWright/issues/127 +# Remove this wget once latest RapidWright JAR is published. +wget https://github.com/Xilinx/RapidWright/releases/download/v2020.2.1-beta/rapidwright-api-lib-2020.2.1_update1.jar +mv rapidwright-api-lib-2020.2.1_update1.jar jars/rapidwright-api-lib-2020.2.0.jar + +./scripts/invoke_rapidwright.sh com.xilinx.rapidwright.interchange.DeviceResourcesExample xc7a35tcpg236-1 +export RAPIDWRIGHT_PATH=$(pwd) +export INTERCHANGE_DIR=$(pwd)/interchange +``` + +Install python FPGA interchange library. +``` +git clone https://github.com/SymbiFlow/python-fpga-interchange.git +cd python-fpga-interchange +pip install -r requirements.txt +``` + +Patch device database with cell constraints and LUT annotations: +``` +python3 -mfpga_interchange.patch \ + --schema_dir ${INTERCHANGE_DIR} \ + --schema device \ + --patch_path constraints \ + --patch_format yaml \ + ${RAPIDWRIGHT_PATH}/xc7a35tcpg236-1.device \ + test_data/series7_constraints.yaml \ + xc7a35tcpg236-1_constraints.device +python3 -mfpga_interchange.patch \ + --schema_dir ${INTERCHANGE_DIR} \ + --schema device \ + --patch_path lutDefinitions \ + --patch_format yaml \ + xc7a35tcpg236-1_constraints.device \ + test_data/series7_luts.yaml \ + xc7a35tcpg236-1_constraints_luts.device +python3 -mfpga_interchange.patch \ + --schema_dir ${RAPIDWRIGHT_PATH}/interchange/ \ + --schema device \ + --patch_path lutDefinitions \ + --patch_format yaml \ + xc7a35tcpg236-1_constraints.device \ + test_data/series7_luts.yaml \ + xc7a35tcpg236-1_constraints_luts.device +``` + +Generate nextpnr BBA and constids.inc from device database: +``` +python3 -mfpga_interchange.nextpnr_emit \ + --schema_dir ${INTERCHANGE_DIR} \ + --output_dir ${NEXTPNR_DIR}/fpga_interchange/ \ + --device xc7a35tcpg236-1_constraints_luts.device +``` + +Build nextpnr: + +``` +cd ${NEXTPNR_DIR} +cmake -DARCH=fpga_interchange . +make -j +``` + +Compile generated BBA: +``` +bba/bbasm -l fpga_interchange/chipdb.bba fpga_interchange/chipdb.bin +``` + +Run nextpnr archcheck: +``` +./nextpnr-fpga_interchange --chipdb fpga_interchange/chipdb.bin --test +``` + +Once nextpnr can complete the place and route task and output the physical +netlist, RapidWright can be used to generate a DCP suitable for bitstream +output and DRC checks. + +``` +${RAPIDWRIGHT_PATH}/scripts/invoke_rapidwright.sh \ + com.xilinx.rapidwright.interchange.PhysicalNetlistToDcp \ + +``` From 0b911e484cebd05cb57c1ce68bf1482a91db03ca Mon Sep 17 00:00:00 2001 From: Keith Rothman <537074+litghost@users.noreply.github.com> Date: Wed, 3 Feb 2021 14:48:49 -0800 Subject: [PATCH 12/23] Run "make clangformat". Signed-off-by: Keith Rothman <537074+litghost@users.noreply.github.com> --- fpga_interchange/arch.cc | 59 +++++------- fpga_interchange/arch.h | 177 +++++++++++++++--------------------- fpga_interchange/archdefs.h | 8 +- fpga_interchange/main.cc | 4 +- 4 files changed, 100 insertions(+), 148 deletions(-) diff --git a/fpga_interchange/arch.cc b/fpga_interchange/arch.cc index 2d1195b5..b7c83434 100644 --- a/fpga_interchange/arch.cc +++ b/fpga_interchange/arch.cc @@ -75,9 +75,9 @@ Arch::Arch(ArchArgs args) : args(args) } // Sanity check cell name ids. - const CellMapPOD & cell_map = *chip_info->cell_map; + const CellMapPOD &cell_map = *chip_info->cell_map; int32_t first_cell_id = cell_map.cell_names[0]; - for(size_t i = 0; i < cell_map.number_cells; ++i) { + for (size_t i = 0; i < cell_map.number_cells; ++i) { log_assert(cell_map.cell_names[i] == i + first_cell_id); } } @@ -115,7 +115,7 @@ void Arch::setup_byname() const BelId Arch::getBelByName(IdStringList name) const { BelId ret; - if(name.ids.size() != 2) { + if (name.ids.size() != 2) { return BelId(); } @@ -147,7 +147,7 @@ BelRange Arch::getBelsByTile(int x, int y) const br.b.chip = chip_info; br.e.chip = chip_info; - if(br.b != br.e) { + if (br.b != br.e) { ++br.e; } return br; @@ -164,7 +164,7 @@ WireId Arch::getBelPinWire(BelId bel, IdString pin) const const int32_t *wires = bel_data.wires.get(); int32_t wire_index = wires[pin_index]; - if(wire_index < 0) { + if (wire_index < 0) { // This BEL pin is not connected. return WireId(); } else { @@ -188,7 +188,7 @@ PortType Arch::getBelPinType(BelId bel, IdString pin) const WireId Arch::getWireByName(IdStringList name) const { WireId ret; - if(name.ids.size() != 2) { + if (name.ids.size() != 2) { return WireId(); } @@ -233,10 +233,7 @@ WireId Arch::getWireByName(IdStringList name) const } IdString Arch::getWireType(WireId wire) const { return id(""); } -std::vector> Arch::getWireAttrs(WireId wire) const -{ - return {}; -} +std::vector> Arch::getWireAttrs(WireId wire) const { return {}; } // ----------------------------------------------------------------------- @@ -250,7 +247,7 @@ PipId Arch::getPipByName(IdStringList name) const setup_byname(); - if(name.ids.size() == 3) { + if (name.ids.size() == 3) { // This is a Site PIP. IdString site_name = name.ids[0]; IdString belname = name.ids[1]; @@ -269,8 +266,7 @@ PipId Arch::getPipByName(IdStringList name) const NPNR_ASSERT(pin_index >= 0); for (int i = 0; i < tile_info.num_pips; i++) { - if (tile_info.pip_data[i].site == site && - tile_info.pip_data[i].bel == bel.index && + if (tile_info.pip_data[i].site == site && tile_info.pip_data[i].bel == bel.index && tile_info.pip_data[i].extra_data == pin_index) { PipId ret; @@ -292,14 +288,13 @@ PipId Arch::getPipByName(IdStringList name) const std::string pip_second = name.ids[1].str(this); auto split = pip_second.find('.'); - if(split == std::string::npos) { + if (split == std::string::npos) { // This is a site pin! BelId bel = getBelByName(name); NPNR_ASSERT(bel != BelId()); for (int i = 0; i < tile_info.num_pips; i++) { - if (tile_info.pip_data[i].site == site && - tile_info.pip_data[i].bel == bel.index) { + if (tile_info.pip_data[i].site == site && tile_info.pip_data[i].bel == bel.index) { PipId ret; ret.tile = tile; @@ -310,20 +305,20 @@ PipId Arch::getPipByName(IdStringList name) const } else { // This is a psuedo site pip! IdString src_site_wire = id(pip_second.substr(0, split)); - IdString dst_site_wire = id(pip_second.substr(split+1)); + IdString dst_site_wire = id(pip_second.substr(split + 1)); int32_t src_index = -1; int32_t dst_index = -1; for (int i = 0; i < tile_info.num_wires; i++) { if (tile_info.wire_data[i].site == site && tile_info.wire_data[i].name == src_site_wire.index) { src_index = i; - if(dst_index != -1) { + if (dst_index != -1) { break; } } if (tile_info.wire_data[i].site == site && tile_info.wire_data[i].name == dst_site_wire.index) { dst_index = i; - if(src_index != -1) { + if (src_index != -1) { break; } } @@ -333,8 +328,7 @@ PipId Arch::getPipByName(IdStringList name) const NPNR_ASSERT(dst_index != -1); for (int i = 0; i < tile_info.num_pips; i++) { - if (tile_info.pip_data[i].site == site && - tile_info.pip_data[i].src_index == src_index && + if (tile_info.pip_data[i].site == site && tile_info.pip_data[i].src_index == src_index && tile_info.pip_data[i].dst_index == dst_index) { PipId ret; @@ -358,13 +352,13 @@ PipId Arch::getPipByName(IdStringList name) const for (int i = 0; i < tile_info.num_wires; i++) { if (tile_info.wire_data[i].site == -1 && tile_info.wire_data[i].name == src_wire_name.index) { src_index = i; - if(dst_index != -1) { + if (dst_index != -1) { break; } } if (tile_info.wire_data[i].site == -1 && tile_info.wire_data[i].name == dst_wire_name.index) { dst_index = i; - if(src_index != -1) { + if (src_index != -1) { break; } } @@ -374,8 +368,7 @@ PipId Arch::getPipByName(IdStringList name) const NPNR_ASSERT(dst_index != -1); for (int i = 0; i < tile_info.num_pips; i++) { - if (tile_info.pip_data[i].src_index == src_index && - tile_info.pip_data[i].dst_index == dst_index) { + if (tile_info.pip_data[i].src_index == src_index && tile_info.pip_data[i].dst_index == dst_index) { PipId ret; ret.tile = tile; @@ -405,7 +398,7 @@ IdStringList Arch::getPipName(PipId pip) const auto &site = chip_info->sites[tile.sites[pip_info.site]]; auto &bel = tile_type.bel_data[pip_info.bel]; IdString bel_name(bel.name); - if(bel.category == BEL_CATEGORY_LOGIC) { + if (bel.category == BEL_CATEGORY_LOGIC) { // This is a psuedo pip IdString src_wire_name = IdString(tile_type.wire_data[pip_info.src_index].name); IdString dst_wire_name = IdString(tile_type.wire_data[pip_info.dst_index].name); @@ -413,7 +406,7 @@ IdStringList Arch::getPipName(PipId pip) const std::array ids{id(site.name.get()), pip}; return IdStringList(ids); - } else if(bel.category == BEL_CATEGORY_ROUTING) { + } else if (bel.category == BEL_CATEGORY_ROUTING) { // This is a site pip. IdString pin_name(bel.ports[pip_info.extra_data]); std::array ids{id(site.name.get()), bel_name, pin_name}; @@ -448,7 +441,7 @@ BelId Arch::getBelByLocation(Loc loc) const bi.tile = getTileIndex(loc); auto &li = locInfo(bi); - if(loc.z >= li.num_bels) { + if (loc.z >= li.num_bels) { return BelId(); } else { bi.index = loc.z; @@ -489,10 +482,7 @@ ArcBounds Arch::getRouteBoundingBox(WireId src, WireId dst) const return {x0, y0, x1, y1}; } -delay_t Arch::getWireRipupDelayPenalty(WireId wire) const -{ - return getRipupDelayPenalty(); -} +delay_t Arch::getWireRipupDelayPenalty(WireId wire) const { return getRipupDelayPenalty(); } bool Arch::getBudgetOverride(const NetInfo *net_info, const PortRef &sink, delay_t &budget) const { return false; } @@ -518,10 +508,7 @@ bool Arch::route() // ----------------------------------------------------------------------- -std::vector Arch::getDecalGraphics(DecalId decal) const -{ - return {}; -} +std::vector Arch::getDecalGraphics(DecalId decal) const { return {}; } DecalXY Arch::getBelDecal(BelId bel) const { diff --git a/fpga_interchange/arch.h b/fpga_interchange/arch.h index 2f2cddfa..285eb3f2 100644 --- a/fpga_interchange/arch.h +++ b/fpga_interchange/arch.h @@ -40,10 +40,7 @@ template struct RelPtr // reinterpret_cast(this); // } - const T *get() const - { - return reinterpret_cast(reinterpret_cast(this) + offset); - } + const T *get() const { return reinterpret_cast(reinterpret_cast(this) + offset); } const T &operator[](size_t index) const { return get()[index]; } @@ -52,7 +49,6 @@ template struct RelPtr const T *operator->() const { return get(); } }; - // Flattened site indexing. // // To enable flat BelId.z spaces, every tile and sites within that tile are @@ -72,9 +68,9 @@ template struct RelPtr // wires (or vise-versa). NPNR_PACKED_STRUCT(struct BelInfoPOD { - int32_t name; // bel name (in site) constid - int32_t type; // Type name constid - int32_t bel_bucket; // BEL bucket constid. + int32_t name; // bel name (in site) constid + int32_t type; // Type name constid + int32_t bel_bucket; // BEL bucket constid. int32_t num_bel_wires; RelPtr ports; // port name constid @@ -89,7 +85,8 @@ NPNR_PACKED_STRUCT(struct BelInfoPOD { RelPtr valid_cells; // Bool array, length of number_cells. }); -enum BELCategory { +enum BELCategory +{ // BEL is a logic element BEL_CATEGORY_LOGIC = 0, // BEL is a site routing mux @@ -231,8 +228,7 @@ struct BelIterator BelIterator operator++() { cursor_index++; - while (cursor_tile < chip->num_tiles && - cursor_index >= tileInfo(chip, cursor_tile).num_bels) { + while (cursor_tile < chip->num_tiles && cursor_index >= tileInfo(chip, cursor_tile).num_bels) { cursor_index = 0; cursor_tile++; } @@ -279,8 +275,8 @@ struct FilteredBelIterator FilteredBelIterator operator++() { ++b; - while(b != e) { - if(filter(*b)) { + while (b != e) { + if (filter(*b)) { break; } @@ -311,19 +307,20 @@ struct FilteredBelIterator struct FilteredBelRange { - FilteredBelRange(BelIterator bel_b, BelIterator bel_e, std::function filter) { + FilteredBelRange(BelIterator bel_b, BelIterator bel_e, std::function filter) + { b.filter = filter; b.b = bel_b; b.e = bel_e; - if(b.b != b.e && !filter(*b.b)) { + if (b.b != b.e && !filter(*b.b)) { ++b; } e.b = bel_e; e.e = bel_e; - if(b != e) { + if (b != e) { NPNR_ASSERT(filter(*b.b)); } } @@ -342,16 +339,10 @@ struct TileWireIterator WireId baseWire; int cursor = -1; - void operator++() { - cursor++; - } + void operator++() { cursor++; } - bool operator==(const TileWireIterator &other) const { - return cursor == other.cursor; - } - bool operator!=(const TileWireIterator &other) const { - return cursor != other.cursor; - } + bool operator==(const TileWireIterator &other) const { return cursor == other.cursor; } + bool operator!=(const TileWireIterator &other) const { return cursor != other.cursor; } // Returns a *denormalised* identifier always pointing to a tile wire rather than a node WireId operator*() const @@ -635,23 +626,13 @@ struct IdStringIterator { const int32_t *cursor; - void operator++() - { - cursor += 1; - } + void operator++() { cursor += 1; } - bool operator!=(const IdStringIterator &other) const { - return cursor != other.cursor; - } + bool operator!=(const IdStringIterator &other) const { return cursor != other.cursor; } - bool operator==(const IdStringIterator &other) const { - return cursor == other.cursor; - } + bool operator==(const IdStringIterator &other) const { return cursor == other.cursor; } - IdString operator*() const - { - return IdString(*cursor); - } + IdString operator*() const { return IdString(*cursor); } }; struct IdStringRange @@ -665,18 +646,11 @@ struct BelBucketIterator { IdStringIterator cursor; - void operator++() - { - ++cursor; - } + void operator++() { ++cursor; } - bool operator!=(const BelBucketIterator &other) const { - return cursor != other.cursor; - } + bool operator!=(const BelBucketIterator &other) const { return cursor != other.cursor; } - bool operator==(const BelBucketIterator &other) const { - return cursor == other.cursor; - } + bool operator==(const BelBucketIterator &other) const { return cursor == other.cursor; } BelBucketId operator*() const { @@ -729,27 +703,28 @@ struct Arch : BaseCtx // ------------------------------------------------- - uint32_t getTileIndex(int x, int y) const { - return (y * chip_info->width + x); - } - uint32_t getTileIndex(Loc loc) const { - return getTileIndex(loc.x, loc.y); - } - template void getTileXY(TileIndex tile_index, CoordIndex *x, CoordIndex *y) const { + uint32_t getTileIndex(int x, int y) const { return (y * chip_info->width + x); } + uint32_t getTileIndex(Loc loc) const { return getTileIndex(loc.x, loc.y); } + template + void getTileXY(TileIndex tile_index, CoordIndex *x, CoordIndex *y) const + { *x = tile_index % chip_info->width; *y = tile_index / chip_info->width; } - template void getTileLoc(TileIndex tile_index, Loc * loc) const { + template void getTileLoc(TileIndex tile_index, Loc *loc) const + { getTileXY(tile_index, &loc->x, &loc->y); } int getGridDimX() const { return chip_info->width; } int getGridDimY() const { return chip_info->height; } - int getTileBelDimZ(int x, int y) const { + int getTileBelDimZ(int x, int y) const + { return chip_info->tile_types[chip_info->tiles[getTileIndex(x, y)].type].num_bels; } - int getTilePipDimZ(int x, int y) const { + int getTilePipDimZ(int x, int y) const + { return chip_info->tile_types[chip_info->tiles[getTileIndex(x, y)].type].number_sites; } char getNameDelimiter() const { return '/'; } @@ -793,10 +768,7 @@ struct Arch : BaseCtx refreshUiBel(bel); } - bool checkBelAvail(BelId bel) const - { - return tileStatus[bel.tile].boundcells[bel.index] == nullptr; - } + bool checkBelAvail(BelId bel) const { return tileStatus[bel.tile].boundcells[bel.index] == nullptr; } CellInfo *getBoundBelCell(BelId bel) const { @@ -841,9 +813,7 @@ struct Arch : BaseCtx return false; } - bool getBelHidden(BelId bel) const { - return locInfo(bel).bel_data[bel.index].category != BEL_CATEGORY_LOGIC; - } + bool getBelHidden(BelId bel) const { return locInfo(bel).bel_data[bel.index].category != BEL_CATEGORY_LOGIC; } IdString getBelType(BelId bel) const { @@ -853,7 +823,8 @@ struct Arch : BaseCtx std::vector> getBelAttrs(BelId bel) const; - int getBelPinIndex(BelId bel, IdString pin) const { + int getBelPinIndex(BelId bel, IdString pin) const + { NPNR_ASSERT(bel != BelId()); int num_bel_wires = locInfo(bel).bel_data[bel.index].num_bel_wires; const int32_t *ports = locInfo(bel).bel_data[bel.index].ports.get(); @@ -878,7 +849,7 @@ struct Arch : BaseCtx IdStringRange str_range; str_range.b.cursor = &ports[0]; - str_range.e.cursor = &ports[num_bel_wires-1]; + str_range.e.cursor = &ports[num_bel_wires - 1]; return str_range; } @@ -909,8 +880,7 @@ struct Arch : BaseCtx std::array ids{id(site.name.get()), IdString(locInfo(wire).wire_data[wire.index].name)}; return IdStringList(ids); } else { - int32_t tile = wire.tile == -1 ? chip_info->nodes[wire.index].tile_wires[0].tile - : wire.tile; + int32_t tile = wire.tile == -1 ? chip_info->nodes[wire.index].tile_wires[0].tile : wire.tile; IdString tile_name = id(chip_info->tiles[tile].name.get()); std::array ids{tile_name, IdString(wireInfo(wire).name)}; return IdStringList(ids); @@ -1092,10 +1062,7 @@ struct Arch : BaseCtx return p2n == pip_to_net.end() ? nullptr : p2n->second; } - WireId getConflictingPipWire(PipId pip) const - { - return getPipDstWire(pip); - } + WireId getConflictingPipWire(PipId pip) const { return getPipDstWire(pip); } NetInfo *getConflictingPipNet(PipId pip) const { @@ -1136,10 +1103,7 @@ struct Arch : BaseCtx return canonicalWireId(chip_info, pip.tile, locInfo(pip).pip_data[pip.index].dst_index); } - DelayInfo getPipDelay(PipId pip) const - { - return DelayInfo(); - } + DelayInfo getPipDelay(PipId pip) const { return DelayInfo(); } DownhillPipRange getPipsDownhill(WireId wire) const { @@ -1229,36 +1193,38 @@ struct Arch : BaseCtx // ------------------------------------------------- - const BelBucketRange getBelBuckets() const { + const BelBucketRange getBelBuckets() const + { BelBucketRange bel_bucket_range; bel_bucket_range.b.cursor.cursor = &chip_info->bel_buckets[0]; - bel_bucket_range.e.cursor.cursor = &chip_info->bel_buckets[chip_info->number_bel_buckets-1]; + bel_bucket_range.e.cursor.cursor = &chip_info->bel_buckets[chip_info->number_bel_buckets - 1]; return bel_bucket_range; } - BelBucketId getBelBucketForBel(BelId bel) const { + BelBucketId getBelBucketForBel(BelId bel) const + { BelBucketId bel_bucket; bel_bucket.name = IdString(locInfo(bel).bel_data[bel.index].bel_bucket); return bel_bucket; } - const IdStringRange getCellTypes() const { - const CellMapPOD & cell_map = *chip_info->cell_map; + const IdStringRange getCellTypes() const + { + const CellMapPOD &cell_map = *chip_info->cell_map; IdStringRange id_range; id_range.b.cursor = &cell_map.cell_names[0]; - id_range.e.cursor = &cell_map.cell_names[cell_map.number_cells-1]; + id_range.e.cursor = &cell_map.cell_names[cell_map.number_cells - 1]; return id_range; } - IdString getBelBucketName(BelBucketId bucket) const { - return bucket.name; - } + IdString getBelBucketName(BelBucketId bucket) const { return bucket.name; } - BelBucketId getBelBucketByName(IdString name) const { - for(BelBucketId bel_bucket : getBelBuckets()) { - if(bel_bucket.name == name) { + BelBucketId getBelBucketByName(IdString name) const + { + for (BelBucketId bel_bucket : getBelBuckets()) { + if (bel_bucket.name == name) { return bel_bucket; } } @@ -1267,39 +1233,42 @@ struct Arch : BaseCtx return BelBucketId(); } - size_t getCellTypeIndex(IdString cell_type) const { - const CellMapPOD & cell_map = *chip_info->cell_map; + size_t getCellTypeIndex(IdString cell_type) const + { + const CellMapPOD &cell_map = *chip_info->cell_map; int cell_offset = cell_type.index - cell_map.cell_names[0]; NPNR_ASSERT(cell_type.index >= 0 && cell_type.index < cell_map.number_cells); return cell_offset; } - BelBucketId getBelBucketForCellType(IdString cell_type) const { + BelBucketId getBelBucketForCellType(IdString cell_type) const + { BelBucketId bucket; - const CellMapPOD & cell_map = *chip_info->cell_map; + const CellMapPOD &cell_map = *chip_info->cell_map; bucket.name = cell_map.cell_bel_buckets[getCellTypeIndex(cell_type)]; return bucket; } - FilteredBelRange getBelsInBucket(BelBucketId bucket) const { + FilteredBelRange getBelsInBucket(BelBucketId bucket) const + { BelRange range = getBels(); - FilteredBelRange filtered_range( - range.begin(), range.end(), [this, bucket](BelId bel) { - return getBelBucketForBel(bel) == bucket; - }); + FilteredBelRange filtered_range(range.begin(), range.end(), + [this, bucket](BelId bel) { return getBelBucketForBel(bel) == bucket; }); return filtered_range; } - bool isValidBelForCellType(IdString cell_type, BelId bel) const { + bool isValidBelForCellType(IdString cell_type, BelId bel) const + { return locInfo(bel).bel_data[bel.index].valid_cells[getCellTypeIndex(cell_type)]; } // Whether or not a given cell can be placed at a given Bel // This is not intended for Bel type checks, but finer-grained constraints // such as conflicting set/reset signals, etc - bool isValidBelForCell(CellInfo *cell, BelId bel) const { + bool isValidBelForCell(CellInfo *cell, BelId bel) const + { NPNR_ASSERT(isValidBelForCellType(cell->type, bel)); // FIXME: Implement this @@ -1307,7 +1276,8 @@ struct Arch : BaseCtx } // Return true whether all Bels at a given location are valid - bool isBelLocationValid(BelId bel) const { + bool isBelLocationValid(BelId bel) const + { // FIXME: Implement this return true; } @@ -1332,8 +1302,7 @@ struct Arch : BaseCtx return chip_info->tile_types[chip_info->tiles[id.tile].type]; } - void writePhysicalNetlist(const std::string &filename) const { - } + void writePhysicalNetlist(const std::string &filename) const {} }; NEXTPNR_NAMESPACE_END diff --git a/fpga_interchange/archdefs.h b/fpga_interchange/archdefs.h index 66d72f1c..b3571fab 100644 --- a/fpga_interchange/archdefs.h +++ b/fpga_interchange/archdefs.h @@ -123,15 +123,13 @@ struct DecalId bool operator!=(const DecalId &other) const { return false; } }; -struct BelBucketId { +struct BelBucketId +{ IdString name; bool operator==(const BelBucketId &other) const { return (name == other.name); } bool operator!=(const BelBucketId &other) const { return (name != other.name); } - bool operator<(const BelBucketId &other) const - { - return name < other.name; - } + bool operator<(const BelBucketId &other) const { return name < other.name; } }; struct ArchNetInfo diff --git a/fpga_interchange/main.cc b/fpga_interchange/main.cc index a2eab572..644bf8c0 100644 --- a/fpga_interchange/main.cc +++ b/fpga_interchange/main.cc @@ -72,9 +72,7 @@ std::unique_ptr FpgaInterchangeCommandHandler::createContext(std::unord return std::unique_ptr(new Context(chipArgs)); } -void FpgaInterchangeCommandHandler::customAfterLoad(Context *ctx) -{ -} +void FpgaInterchangeCommandHandler::customAfterLoad(Context *ctx) {} int main(int argc, char *argv[]) { From dc47c6d9ec9927ca8c558736a6be42ac79b9301d Mon Sep 17 00:00:00 2001 From: Keith Rothman <537074+litghost@users.noreply.github.com> Date: Wed, 3 Feb 2021 14:55:03 -0800 Subject: [PATCH 13/23] Add empty constids.inc for build. Signed-off-by: Keith Rothman <537074+litghost@users.noreply.github.com> --- fpga_interchange/constids.inc | 0 1 file changed, 0 insertions(+), 0 deletions(-) create mode 100644 fpga_interchange/constids.inc diff --git a/fpga_interchange/constids.inc b/fpga_interchange/constids.inc new file mode 100644 index 00000000..e69de29b From 90ece77f8d19eb41103096d6fa7b69665d7d5336 Mon Sep 17 00:00:00 2001 From: Keith Rothman <537074+litghost@users.noreply.github.com> Date: Wed, 3 Feb 2021 15:05:12 -0800 Subject: [PATCH 14/23] Fix URLs in Markdown. Signed-off-by: Keith Rothman <537074+litghost@users.noreply.github.com> --- fpga_interchange/README.md | 4 ++-- 1 file changed, 2 insertions(+), 2 deletions(-) diff --git a/fpga_interchange/README.md b/fpga_interchange/README.md index 3739b238..6c45105c 100644 --- a/fpga_interchange/README.md +++ b/fpga_interchange/README.md @@ -30,7 +30,7 @@ island based FPGA. It consists of three primary file formats: This architecture implementation can be compiled in conjunction with a FPGA interchange device database, and the outputs from `fpga_interchange.nextpnr_emit`, which is part of the -(python-fpga-interchange)[https://github.com/SymbiFlow/python-fpga-interchange/] +[python-fpga-interchange](https://github.com/SymbiFlow/python-fpga-interchange/) library. The current implementation is missing essential features for place and route. @@ -76,7 +76,7 @@ As these features are added, this implementation will become more useful. #### FPGA interchange fabrics Currently only Xilinx 7-series, UltraScale and UltraScale+ fabrics have a -device database generator, via (RapidWright)[https://github.com/Xilinx/RapidWright]. +device database generator, via [RapidWright](https://github.com/Xilinx/RapidWright). ##### Artix 35T example From d4f66a73c11c637666a5c4d76a1aadbbf9b919e7 Mon Sep 17 00:00:00 2001 From: Keith Rothman <537074+litghost@users.noreply.github.com> Date: Wed, 3 Feb 2021 15:09:26 -0800 Subject: [PATCH 15/23] Fix fpga_interchange/README.md duplicate patch statement. Signed-off-by: Keith Rothman <537074+litghost@users.noreply.github.com> --- fpga_interchange/README.md | 8 -------- 1 file changed, 8 deletions(-) diff --git a/fpga_interchange/README.md b/fpga_interchange/README.md index 6c45105c..17f9cfdc 100644 --- a/fpga_interchange/README.md +++ b/fpga_interchange/README.md @@ -123,14 +123,6 @@ python3 -mfpga_interchange.patch \ xc7a35tcpg236-1_constraints.device \ test_data/series7_luts.yaml \ xc7a35tcpg236-1_constraints_luts.device -python3 -mfpga_interchange.patch \ - --schema_dir ${RAPIDWRIGHT_PATH}/interchange/ \ - --schema device \ - --patch_path lutDefinitions \ - --patch_format yaml \ - xc7a35tcpg236-1_constraints.device \ - test_data/series7_luts.yaml \ - xc7a35tcpg236-1_constraints_luts.device ``` Generate nextpnr BBA and constids.inc from device database: From d8fa9d7f36f664b454daa0e7fba66eeca7c9c616 Mon Sep 17 00:00:00 2001 From: Keith Rothman <537074+litghost@users.noreply.github.com> Date: Wed, 3 Feb 2021 15:23:01 -0800 Subject: [PATCH 16/23] Fix warnings with signed/unsigned. Signed-off-by: Keith Rothman <537074+litghost@users.noreply.github.com> --- fpga_interchange/arch.cc | 2 +- 1 file changed, 1 insertion(+), 1 deletion(-) diff --git a/fpga_interchange/arch.cc b/fpga_interchange/arch.cc index b7c83434..0dc5bdc5 100644 --- a/fpga_interchange/arch.cc +++ b/fpga_interchange/arch.cc @@ -77,7 +77,7 @@ Arch::Arch(ArchArgs args) : args(args) // Sanity check cell name ids. const CellMapPOD &cell_map = *chip_info->cell_map; int32_t first_cell_id = cell_map.cell_names[0]; - for (size_t i = 0; i < cell_map.number_cells; ++i) { + for (int32_t i = 0; i < cell_map.number_cells; ++i) { log_assert(cell_map.cell_names[i] == i + first_cell_id); } } From 58c90184f6cad3a3648fab4e9944d0c94a0a2106 Mon Sep 17 00:00:00 2001 From: Keith Rothman <537074+litghost@users.noreply.github.com> Date: Thu, 4 Feb 2021 12:35:13 -0800 Subject: [PATCH 17/23] Correct some typos. Signed-off-by: Keith Rothman <537074+litghost@users.noreply.github.com> --- fpga_interchange/README.md | 8 ++++---- 1 file changed, 4 insertions(+), 4 deletions(-) diff --git a/fpga_interchange/README.md b/fpga_interchange/README.md index 17f9cfdc..d0c4f2bf 100644 --- a/fpga_interchange/README.md +++ b/fpga_interchange/README.md @@ -39,14 +39,14 @@ As these features are added, this implementation will become more useful. - [ ] Placement constraints are unimplemented, meaning invalid or unroutable designs can be generated from the placer. - [ ] Logical netlist macro expansion is not implemented, meaning that any - macro primitives are unplacable. Common macro primitives examples are + macro primitives are unplaceable. Common macro primitives examples are differential IO buffers (IBUFDS) and some LUT RAM (e.g. RAM64X1D). - [ ] Cell -> BEL pin mapping is not in place, meaning any primitives that have different BEL pins with respect to their cell pins will not be routable. - [ ] Nextpnr only allows for cell -> BEL pin maps that are 1 to 1. The - FPGA interchange accomidates cell -> BEL pin maps that include 1 to - many relationship for sinks. A common primitives that uses 1 to many + FPGA interchange accommodates cell -> BEL pin maps that include 1 to + many relationships for sinks. A common primitives that uses 1 to many maps are the RAMB18E1. - [ ] The router lookahead is missing, meaning that router runtime performance will be terrible. @@ -89,7 +89,7 @@ make update_jars # FIXME: Current RapidWright jars generate database with duplicate PIPs # https://github.com/Xilinx/RapidWright/issues/127 -# Remove this wget once latest RapidWright JAR is published. +# Remove this wget once the latest RapidWright JAR is published. wget https://github.com/Xilinx/RapidWright/releases/download/v2020.2.1-beta/rapidwright-api-lib-2020.2.1_update1.jar mv rapidwright-api-lib-2020.2.1_update1.jar jars/rapidwright-api-lib-2020.2.0.jar From 22c3c9c303b5a769f1e00052aa4682fe53bc23f9 Mon Sep 17 00:00:00 2001 From: Keith Rothman <537074+litghost@users.noreply.github.com> Date: Thu, 4 Feb 2021 12:56:12 -0800 Subject: [PATCH 18/23] Update copywrite headers. Signed-off-by: Keith Rothman <537074+litghost@users.noreply.github.com> --- fpga_interchange/arch.cc | 3 ++- fpga_interchange/arch.h | 3 ++- fpga_interchange/arch_pybindings.cc | 1 + fpga_interchange/arch_pybindings.h | 1 + fpga_interchange/archdefs.h | 3 ++- fpga_interchange/main.cc | 3 ++- gui/fpga_interchange/mainwindow.cc | 1 + gui/fpga_interchange/mainwindow.h | 1 + 8 files changed, 12 insertions(+), 4 deletions(-) diff --git a/fpga_interchange/arch.cc b/fpga_interchange/arch.cc index 0dc5bdc5..86924bd3 100644 --- a/fpga_interchange/arch.cc +++ b/fpga_interchange/arch.cc @@ -1,8 +1,9 @@ /* * nextpnr -- Next Generation Place and Route * - * Copyright (C) 2018 Clifford Wolf + * Copyright (C) 2018 Claire Wolf * Copyright (C) 2018-19 David Shah + * Copyright (C) 2021 Symbiflow Authors * * Permission to use, copy, modify, and/or distribute this software for any * purpose with or without fee is hereby granted, provided that the above diff --git a/fpga_interchange/arch.h b/fpga_interchange/arch.h index 285eb3f2..cf87aa14 100644 --- a/fpga_interchange/arch.h +++ b/fpga_interchange/arch.h @@ -1,8 +1,9 @@ /* * nextpnr -- Next Generation Place and Route * - * Copyright (C) 2018 Clifford Wolf + * Copyright (C) 2018 Claire Wolf * Copyright (C) 2018-19 David Shah + * Copyright (C) 2021 Symbiflow Authors * * * Permission to use, copy, modify, and/or distribute this software for any diff --git a/fpga_interchange/arch_pybindings.cc b/fpga_interchange/arch_pybindings.cc index dee6a720..416a015a 100644 --- a/fpga_interchange/arch_pybindings.cc +++ b/fpga_interchange/arch_pybindings.cc @@ -2,6 +2,7 @@ * nextpnr -- Next Generation Place and Route * * Copyright (C) 2020 David Shah + * Copyright (C) 2021 Symbiflow Authors * * Permission to use, copy, modify, and/or distribute this software for any * purpose with or without fee is hereby granted, provided that the above diff --git a/fpga_interchange/arch_pybindings.h b/fpga_interchange/arch_pybindings.h index b74a41a5..e7de0f59 100644 --- a/fpga_interchange/arch_pybindings.h +++ b/fpga_interchange/arch_pybindings.h @@ -2,6 +2,7 @@ * nextpnr -- Next Generation Place and Route * * Copyright (C) 2020 David Shah + * Copyright (C) 2021 Symbiflow Authors * * Permission to use, copy, modify, and/or distribute this software for any * purpose with or without fee is hereby granted, provided that the above diff --git a/fpga_interchange/archdefs.h b/fpga_interchange/archdefs.h index b3571fab..a95049bc 100644 --- a/fpga_interchange/archdefs.h +++ b/fpga_interchange/archdefs.h @@ -1,7 +1,8 @@ /* * nextpnr -- Next Generation Place and Route * - * Copyright (C) 2018 Clifford Wolf + * Copyright (C) 2018 Claire Wolf + * Copyright (C) 2021 Symbiflow Authors * * Permission to use, copy, modify, and/or distribute this software for any * purpose with or without fee is hereby granted, provided that the above diff --git a/fpga_interchange/main.cc b/fpga_interchange/main.cc index 644bf8c0..7e32f597 100644 --- a/fpga_interchange/main.cc +++ b/fpga_interchange/main.cc @@ -1,7 +1,8 @@ /* * nextpnr -- Next Generation Place and Route * - * Copyright (C) 2018 Clifford Wolf + * Copyright (C) 2018 Claire Wolf + * Copyright (C) 2021 Symbiflow Authors * * Permission to use, copy, modify, and/or distribute this software for any * purpose with or without fee is hereby granted, provided that the above diff --git a/gui/fpga_interchange/mainwindow.cc b/gui/fpga_interchange/mainwindow.cc index f616ca1a..b8a89ca9 100644 --- a/gui/fpga_interchange/mainwindow.cc +++ b/gui/fpga_interchange/mainwindow.cc @@ -2,6 +2,7 @@ * nextpnr -- Next Generation Place and Route * * Copyright (C) 2018 Miodrag Milanovic + * Copyright (C) 2021 Symbiflow Authors * * Permission to use, copy, modify, and/or distribute this software for any * purpose with or without fee is hereby granted, provided that the above diff --git a/gui/fpga_interchange/mainwindow.h b/gui/fpga_interchange/mainwindow.h index 4d1cf598..0983845b 100644 --- a/gui/fpga_interchange/mainwindow.h +++ b/gui/fpga_interchange/mainwindow.h @@ -2,6 +2,7 @@ * nextpnr -- Next Generation Place and Route * * Copyright (C) 2018 Miodrag Milanovic + * Copyright (C) 2021 Symbiflow Authors * * Permission to use, copy, modify, and/or distribute this software for any * purpose with or without fee is hereby granted, provided that the above From 9afa8a9bea0f501130562b5141ad25c2335b3ef3 Mon Sep 17 00:00:00 2001 From: Keith Rothman <537074+litghost@users.noreply.github.com> Date: Thu, 4 Feb 2021 12:57:35 -0800 Subject: [PATCH 19/23] Remove unused method getReservedWireNet. This was a holdover from the nextpnr-xilinx arch. Signed-off-by: Keith Rothman <537074+litghost@users.noreply.github.com> --- fpga_interchange/arch.h | 7 ------- 1 file changed, 7 deletions(-) diff --git a/fpga_interchange/arch.h b/fpga_interchange/arch.h index cf87aa14..34988105 100644 --- a/fpga_interchange/arch.h +++ b/fpga_interchange/arch.h @@ -929,13 +929,6 @@ struct Arch : BaseCtx return w2n == wire_to_net.end() || w2n->second == nullptr; } - NetInfo *getReservedWireNet(WireId wire) const - { - NPNR_ASSERT(wire != WireId()); - auto w2n = reserved_wires.find(wire); - return w2n == reserved_wires.end() ? nullptr : w2n->second; - } - NetInfo *getBoundWireNet(WireId wire) const { NPNR_ASSERT(wire != WireId()); From f1ee2fde58180270c32e91a21351364567c95a15 Mon Sep 17 00:00:00 2001 From: Keith Rothman <537074+litghost@users.noreply.github.com> Date: Thu, 4 Feb 2021 14:23:12 -0800 Subject: [PATCH 20/23] Update APIs to conform to style guide. - Change non-Arch methods to snake_case - Adds some utility functions to for accessing bel_data. Signed-off-by: Keith Rothman <537074+litghost@users.noreply.github.com> --- fpga_interchange/arch.cc | 20 +- fpga_interchange/arch.h | 107 +- fpga_interchange/arch_pybindings.h | 8 +- fpga_interchange/constids.inc | 48869 +++++++++++++++++++++++++++ fpga_interchange/main.cc | 2 +- 5 files changed, 48939 insertions(+), 67 deletions(-) diff --git a/fpga_interchange/arch.cc b/fpga_interchange/arch.cc index 86924bd3..8f486e3b 100644 --- a/fpga_interchange/arch.cc +++ b/fpga_interchange/arch.cc @@ -141,7 +141,7 @@ BelRange Arch::getBelsByTile(int x, int y) const { BelRange br; - br.b.cursor_tile = getTileIndex(x, y); + br.b.cursor_tile = get_tile_index(x, y); br.e.cursor_tile = br.b.cursor_tile; br.b.cursor_index = 0; br.e.cursor_index = chip_info->tile_types[chip_info->tiles[br.b.cursor_tile].type].num_bels; @@ -158,9 +158,9 @@ WireId Arch::getBelPinWire(BelId bel, IdString pin) const { NPNR_ASSERT(bel != BelId()); - int pin_index = getBelPinIndex(bel, pin); + int pin_index = get_bel_pin_index(bel, pin); - auto &bel_data = locInfo(bel).bel_data[bel.index]; + auto &bel_data = bel_info(chip_info, bel); NPNR_ASSERT(pin_index >= 0 && pin_index < bel_data.num_bel_wires); const int32_t *wires = bel_data.wires.get(); @@ -169,7 +169,7 @@ WireId Arch::getBelPinWire(BelId bel, IdString pin) const // This BEL pin is not connected. return WireId(); } else { - return canonicalWireId(chip_info, bel.tile, wire_index); + return canonical_wire(chip_info, bel.tile, wire_index); } } @@ -177,8 +177,8 @@ PortType Arch::getBelPinType(BelId bel, IdString pin) const { NPNR_ASSERT(bel != BelId()); - int pin_index = getBelPinIndex(bel, pin); - auto &bel_data = locInfo(bel).bel_data[bel.index]; + int pin_index = get_bel_pin_index(bel, pin); + auto &bel_data = bel_info(chip_info, bel); NPNR_ASSERT(pin_index >= 0 && pin_index < bel_data.num_bel_wires); const int32_t *types = bel_data.types.get(); return PortType(types[pin_index]); @@ -263,7 +263,7 @@ PipId Arch::getPipByName(IdStringList name) const BelId bel = getBelByName(IdStringList(ids)); NPNR_ASSERT(bel != BelId()); - int pin_index = getBelPinIndex(bel, pinname); + int pin_index = get_bel_pin_index(bel, pinname); NPNR_ASSERT(pin_index >= 0); for (int i = 0; i < tile_info.num_pips; i++) { @@ -392,7 +392,7 @@ IdStringList Arch::getPipName(PipId pip) const // Site pin: / NPNR_ASSERT(pip != PipId()); auto &tile = chip_info->tiles[pip.tile]; - auto &tile_type = locInfo(pip); + auto &tile_type = loc_info(chip_info, pip); auto &pip_info = tile_type.pip_data[pip.index]; if (pip_info.site != -1) { // This is either a site pin or a site pip. @@ -439,8 +439,8 @@ BelId Arch::getBelByLocation(Loc loc) const BelId bi; if (loc.x >= chip_info->width || loc.y >= chip_info->height) return BelId(); - bi.tile = getTileIndex(loc); - auto &li = locInfo(bi); + bi.tile = get_tile_index(loc); + auto &li = loc_info(chip_info, bi); if (loc.z >= li.num_bels) { return BelId(); diff --git a/fpga_interchange/arch.h b/fpga_interchange/arch.h index 34988105..c3107d71 100644 --- a/fpga_interchange/arch.h +++ b/fpga_interchange/arch.h @@ -215,11 +215,21 @@ NPNR_PACKED_STRUCT(struct ChipInfoPOD { /************************ End of chipdb section. ************************/ -inline const TileTypeInfoPOD &tileInfo(const ChipInfoPOD *chip_info, int32_t tile) +inline const TileTypeInfoPOD &tile_info(const ChipInfoPOD *chip_info, int32_t tile) { return chip_info->tile_types[chip_info->tiles[tile].type]; } +template const TileTypeInfoPOD &loc_info(const ChipInfoPOD *chip_info, Id &id) +{ + return chip_info->tile_types[chip_info->tiles[id.tile].type]; +} + +inline const BelInfoPOD &bel_info(const ChipInfoPOD *chip_info, BelId bel) { + NPNR_ASSERT(bel != BelId()); + return loc_info(chip_info, bel).bel_data[bel.index]; +} + struct BelIterator { const ChipInfoPOD *chip; @@ -229,7 +239,7 @@ struct BelIterator BelIterator operator++() { cursor_index++; - while (cursor_tile < chip->num_tiles && cursor_index >= tileInfo(chip, cursor_tile).num_bels) { + while (cursor_tile < chip->num_tiles && cursor_index >= tile_info(chip, cursor_tile).num_bels) { cursor_index = 0; cursor_tile++; } @@ -367,7 +377,7 @@ struct TileWireRange TileWireIterator end() const { return e; } }; -inline WireId canonicalWireId(const ChipInfoPOD *chip_info, int32_t tile, int32_t wire) +inline WireId canonical_wire(const ChipInfoPOD *chip_info, int32_t tile, int32_t wire) { WireId id; @@ -595,7 +605,7 @@ struct BelPinIterator while (twi != twi_end) { WireId w = *twi; - auto &tile = tileInfo(chip, w.tile); + auto &tile = tile_info(chip, w.tile); if (cursor < tile.wire_data[w.index].num_bel_pins) break; @@ -610,8 +620,8 @@ struct BelPinIterator BelPin ret; WireId w = *twi; ret.bel.tile = w.tile; - ret.bel.index = tileInfo(chip, w.tile).wire_data[w.index].bel_pins[cursor].bel_index; - ret.pin.index = tileInfo(chip, w.tile).wire_data[w.index].bel_pins[cursor].port; + ret.bel.index = tile_info(chip, w.tile).wire_data[w.index].bel_pins[cursor].bel_index; + ret.pin.index = tile_info(chip, w.tile).wire_data[w.index].bel_pins[cursor].port; return ret; } }; @@ -704,29 +714,29 @@ struct Arch : BaseCtx // ------------------------------------------------- - uint32_t getTileIndex(int x, int y) const { return (y * chip_info->width + x); } - uint32_t getTileIndex(Loc loc) const { return getTileIndex(loc.x, loc.y); } + uint32_t get_tile_index(int x, int y) const { return (y * chip_info->width + x); } + uint32_t get_tile_index(Loc loc) const { return get_tile_index(loc.x, loc.y); } template - void getTileXY(TileIndex tile_index, CoordIndex *x, CoordIndex *y) const + void get_tile_x_y(TileIndex tile_index, CoordIndex *x, CoordIndex *y) const { *x = tile_index % chip_info->width; *y = tile_index / chip_info->width; } - template void getTileLoc(TileIndex tile_index, Loc *loc) const + template void get_tile_loc(TileIndex tile_index, Loc *loc) const { - getTileXY(tile_index, &loc->x, &loc->y); + get_tile_x_y(tile_index, &loc->x, &loc->y); } int getGridDimX() const { return chip_info->width; } int getGridDimY() const { return chip_info->height; } int getTileBelDimZ(int x, int y) const { - return chip_info->tile_types[chip_info->tiles[getTileIndex(x, y)].type].num_bels; + return chip_info->tile_types[chip_info->tiles[get_tile_index(x, y)].type].num_bels; } int getTilePipDimZ(int x, int y) const { - return chip_info->tile_types[chip_info->tiles[getTileIndex(x, y)].type].number_sites; + return chip_info->tile_types[chip_info->tiles[get_tile_index(x, y)].type].number_sites; } char getNameDelimiter() const { return '/'; } @@ -739,10 +749,10 @@ struct Arch : BaseCtx IdStringList getBelName(BelId bel) const { NPNR_ASSERT(bel != BelId()); - int site_index = locInfo(bel).bel_data[bel.index].site; + int site_index = bel_info(chip_info, bel).site; NPNR_ASSERT(site_index >= 0); const SiteInstInfoPOD &site = chip_info->sites[chip_info->tiles[bel.tile].sites[site_index]]; - std::array ids{id(site.name.get()), IdString(locInfo(bel).bel_data[bel.index].name)}; + std::array ids{id(site.name.get()), IdString(bel_info(chip_info, bel).name)}; return IdStringList(ids); } @@ -800,7 +810,7 @@ struct Arch : BaseCtx { NPNR_ASSERT(bel != BelId()); Loc loc; - getTileXY(bel.tile, &loc.x, &loc.y); + get_tile_x_y(bel.tile, &loc.x, &loc.y); loc.z = bel.index; return loc; } @@ -814,21 +824,21 @@ struct Arch : BaseCtx return false; } - bool getBelHidden(BelId bel) const { return locInfo(bel).bel_data[bel.index].category != BEL_CATEGORY_LOGIC; } + bool getBelHidden(BelId bel) const { return bel_info(chip_info, bel).category != BEL_CATEGORY_LOGIC; } IdString getBelType(BelId bel) const { NPNR_ASSERT(bel != BelId()); - return IdString(locInfo(bel).bel_data[bel.index].type); + return IdString(bel_info(chip_info, bel).type); } std::vector> getBelAttrs(BelId bel) const; - int getBelPinIndex(BelId bel, IdString pin) const + int get_bel_pin_index(BelId bel, IdString pin) const { NPNR_ASSERT(bel != BelId()); - int num_bel_wires = locInfo(bel).bel_data[bel.index].num_bel_wires; - const int32_t *ports = locInfo(bel).bel_data[bel.index].ports.get(); + int num_bel_wires = bel_info(chip_info, bel).num_bel_wires; + const int32_t *ports = bel_info(chip_info, bel).ports.get(); for (int i = 0; i < num_bel_wires; i++) { if (ports[i] == pin.index) { return i; @@ -845,8 +855,8 @@ struct Arch : BaseCtx { NPNR_ASSERT(bel != BelId()); - int num_bel_wires = locInfo(bel).bel_data[bel.index].num_bel_wires; - const int32_t *ports = locInfo(bel).bel_data[bel.index].ports.get(); + int num_bel_wires = bel_info(chip_info, bel).num_bel_wires; + const int32_t *ports = bel_info(chip_info, bel).ports.get(); IdStringRange str_range; str_range.b.cursor = &ports[0]; @@ -855,35 +865,33 @@ struct Arch : BaseCtx return str_range; } - bool isBelLocked(BelId bel) const; - // ------------------------------------------------- WireId getWireByName(IdStringList name) const; - const TileWireInfoPOD &wireInfo(WireId wire) const + const TileWireInfoPOD &wire_info(WireId wire) const { if (wire.tile == -1) { const TileWireRefPOD &wr = chip_info->nodes[wire.index].tile_wires[0]; return chip_info->tile_types[chip_info->tiles[wr.tile].type].wire_data[wr.index]; } else { - return locInfo(wire).wire_data[wire.index]; + return loc_info(chip_info, wire).wire_data[wire.index]; } } IdStringList getWireName(WireId wire) const { NPNR_ASSERT(wire != WireId()); - if (wire.tile != -1 && locInfo(wire).wire_data[wire.index].site != -1) { - int site_index = locInfo(wire).wire_data[wire.index].site; + const auto & tile_type = loc_info(chip_info, wire); + if (wire.tile != -1 && tile_type.wire_data[wire.index].site != -1) { + int site_index = loc_info(chip_info, wire).wire_data[wire.index].site; const SiteInstInfoPOD &site = chip_info->sites[chip_info->tiles[wire.tile].sites[site_index]]; - - std::array ids{id(site.name.get()), IdString(locInfo(wire).wire_data[wire.index].name)}; + std::array ids{id(site.name.get()), IdString(tile_type.wire_data[wire.index].name)}; return IdStringList(ids); } else { int32_t tile = wire.tile == -1 ? chip_info->nodes[wire.index].tile_wires[0].tile : wire.tile; IdString tile_name = id(chip_info->tiles[tile].name.get()); - std::array ids{tile_name, IdString(wireInfo(wire).name)}; + std::array ids{tile_name, IdString(wire_info(wire).name)}; return IdStringList(ids); } } @@ -952,7 +960,7 @@ struct Arch : BaseCtx return delay; } - TileWireRange getTileWireRange(WireId wire) const + TileWireRange get_tile_wire_range(WireId wire) const { TileWireRange range; range.b.chip = chip_info; @@ -975,7 +983,7 @@ struct Arch : BaseCtx BelPinRange range; NPNR_ASSERT(wire != WireId()); - TileWireRange twr = getTileWireRange(wire); + TileWireRange twr = get_tile_wire_range(wire); range.b.chip = chip_info; range.b.twi = twr.b; range.b.twi_end = twr.e; @@ -1013,12 +1021,12 @@ struct Arch : BaseCtx NPNR_ASSERT(pip != PipId()); NPNR_ASSERT(pip_to_net[pip] == nullptr); - WireId dst = canonicalWireId(chip_info, pip.tile, locInfo(pip).pip_data[pip.index].dst_index); + WireId dst = getPipDstWire(pip); NPNR_ASSERT(wire_to_net[dst] == nullptr || wire_to_net[dst] == net); pip_to_net[pip] = net; std::pair loc; - getTileXY(pip.tile, &loc.first, &loc.second); + get_tile_x_y(pip.tile, &loc.first, &loc.second); driving_pip_loc[dst] = loc; wire_to_net[dst] = net; @@ -1033,7 +1041,7 @@ struct Arch : BaseCtx NPNR_ASSERT(pip != PipId()); NPNR_ASSERT(pip_to_net[pip] != nullptr); - WireId dst = canonicalWireId(chip_info, pip.tile, locInfo(pip).pip_data[pip.index].dst_index); + WireId dst = getPipDstWire(pip); NPNR_ASSERT(wire_to_net[dst] != nullptr); wire_to_net[dst] = nullptr; pip_to_net[pip]->wires.erase(dst); @@ -1080,7 +1088,7 @@ struct Arch : BaseCtx Loc getPipLocation(PipId pip) const { Loc loc; - getTileLoc(pip.tile, &loc); + get_tile_loc(pip.tile, &loc); loc.z = 0; return loc; } @@ -1089,12 +1097,12 @@ struct Arch : BaseCtx WireId getPipSrcWire(PipId pip) const { - return canonicalWireId(chip_info, pip.tile, locInfo(pip).pip_data[pip.index].src_index); + return canonical_wire(chip_info, pip.tile, loc_info(chip_info, pip).pip_data[pip.index].src_index); } WireId getPipDstWire(PipId pip) const { - return canonicalWireId(chip_info, pip.tile, locInfo(pip).pip_data[pip.index].dst_index); + return canonical_wire(chip_info, pip.tile, loc_info(chip_info, pip).pip_data[pip.index].dst_index); } DelayInfo getPipDelay(PipId pip) const { return DelayInfo(); } @@ -1103,7 +1111,7 @@ struct Arch : BaseCtx { DownhillPipRange range; NPNR_ASSERT(wire != WireId()); - TileWireRange twr = getTileWireRange(wire); + TileWireRange twr = get_tile_wire_range(wire); range.b.chip = chip_info; range.b.twi = twr.b; range.b.twi_end = twr.e; @@ -1120,7 +1128,7 @@ struct Arch : BaseCtx { UphillPipRange range; NPNR_ASSERT(wire != WireId()); - TileWireRange twr = getTileWireRange(wire); + TileWireRange twr = get_tile_wire_range(wire); range.b.chip = chip_info; range.b.twi = twr.b; range.b.twi_end = twr.e; @@ -1198,7 +1206,7 @@ struct Arch : BaseCtx BelBucketId getBelBucketForBel(BelId bel) const { BelBucketId bel_bucket; - bel_bucket.name = IdString(locInfo(bel).bel_data[bel.index].bel_bucket); + bel_bucket.name = IdString(bel_info(chip_info, bel).bel_bucket); return bel_bucket; } @@ -1240,7 +1248,7 @@ struct Arch : BaseCtx { BelBucketId bucket; const CellMapPOD &cell_map = *chip_info->cell_map; - bucket.name = cell_map.cell_bel_buckets[getCellTypeIndex(cell_type)]; + bucket.name = IdString(cell_map.cell_bel_buckets[getCellTypeIndex(cell_type)]); return bucket; } @@ -1255,7 +1263,7 @@ struct Arch : BaseCtx bool isValidBelForCellType(IdString cell_type, BelId bel) const { - return locInfo(bel).bel_data[bel.index].valid_cells[getCellTypeIndex(cell_type)]; + return bel_info(chip_info, bel).valid_cells[getCellTypeIndex(cell_type)]; } // Whether or not a given cell can be placed at a given Bel @@ -1276,7 +1284,7 @@ struct Arch : BaseCtx return true; } - IdString getBelTileType(BelId bel) const { return IdString(locInfo(bel).name); } + IdString getBelTileType(BelId bel) const { return IdString(loc_info(chip_info, bel).name); } std::unordered_map sink_locs, source_locs; // ------------------------------------------------- @@ -1291,12 +1299,7 @@ struct Arch : BaseCtx static const std::vector availableRouters; // ------------------------------------------------- - template const TileTypeInfoPOD &locInfo(Id &id) const - { - return chip_info->tile_types[chip_info->tiles[id.tile].type]; - } - - void writePhysicalNetlist(const std::string &filename) const {} + void write_physical_netlist(const std::string &filename) const {} }; NEXTPNR_NAMESPACE_END diff --git a/fpga_interchange/arch_pybindings.h b/fpga_interchange/arch_pybindings.h index e7de0f59..1cccdf55 100644 --- a/fpga_interchange/arch_pybindings.h +++ b/fpga_interchange/arch_pybindings.h @@ -30,7 +30,7 @@ namespace PythonConversion { template <> struct string_converter { - BelId from_str(Context *ctx, std::string name) { return ctx->getBelByName(ctx->id(name)); } + BelId from_str(Context *ctx, std::string name) { return ctx->getBelByName(IdStringList::parse(ctx, name)); } std::string to_str(Context *ctx, BelId id) { @@ -42,7 +42,7 @@ template <> struct string_converter template <> struct string_converter { - WireId from_str(Context *ctx, std::string name) { return ctx->getWireByName(ctx->id(name)); } + WireId from_str(Context *ctx, std::string name) { return ctx->getWireByName(IdStringList::parse(ctx, name)); } std::string to_str(Context *ctx, WireId id) { @@ -54,7 +54,7 @@ template <> struct string_converter template <> struct string_converter { - WireId from_str(Context *ctx, std::string name) { return ctx->getWireByName(ctx->id(name)); } + WireId from_str(Context *ctx, std::string name) { return ctx->getWireByName(IdStringList::parse(ctx, name)); } std::string to_str(Context *ctx, WireId id) { @@ -66,7 +66,7 @@ template <> struct string_converter template <> struct string_converter { - PipId from_str(Context *ctx, std::string name) { return ctx->getPipByName(ctx->id(name)); } + PipId from_str(Context *ctx, std::string name) { return ctx->getPipByName(IdStringList::parse(ctx, name)); } std::string to_str(Context *ctx, PipId id) { diff --git a/fpga_interchange/constids.inc b/fpga_interchange/constids.inc index e69de29b..e4d2b058 100644 --- a/fpga_interchange/constids.inc +++ b/fpga_interchange/constids.inc @@ -0,0 +1,48869 @@ +X(PLLE2_ADV) +X(RAMD32) +X(PCIE_2_1) +X(BUFH) +X(FIFO18E1) +X(IDELAYCTRL) +X(DSP48E1) +X(SRLC32E) +X(LDPE) +X(BUFG) +X(ISERDESE2) +X(RAMS64E) +X(AND2B1L) +X(EFUSE_USR) +X(KEEPER) +X(BUFG_LB) +X(LUT6) +X(BUFIO) +X(GTHE2_CHANNEL) +X(XADC) +X(LDCE) +X(ODDR) +X(BUF) +X(RAMS32) +X(IBUF) +X(BUFGCTRL) +X(FRAME_ECCE2) +X(OUT_FIFO) +X(BSCANE2) +X(SRL16E) +X(ICAPE2) +X(GTPE2_CHANNEL) +X(RAMB18E1) +X(BUFMRCE) +X(PULLUP) +X(GTHE2_COMMON) +X(VCC) +X(MUXF7) +X(OBUFT_DCIEN) +X(BUFMR) +X(LUT1) +X(FDSE) +X(PHY_CONTROL) +X(INV) +X(MMCME2_ADV) +X(ODELAYE2) +X(LUT4) +X(IBUF_INTERMDISABLE) +X(GTPE2_COMMON) +X(DCIRESET) +X(OR2L) +X(IBUFDS_IBUFDISABLE_INT) +X(LUT2) +X(BUFGCE) +X(SRLC16E) +X(PHASER_IN) +X(PHASER_IN_PHY) +X(CAPTUREE2) +X(LUT5) +X(GTXE2_CHANNEL) +X(CARRY4) +X(OBUFTDS_DCIEN) +X(RAMD64E) +X(OSERDESE2) +X(MUXF8) +X(IBUFDS_GTE2) +X(PULLDOWN) +X(GTXE2_COMMON) +X(OBUFDS) +X(IDELAYE2) +X(ZHOLD_DELAY) +X(PHASER_OUT_PHY) +X(IBUF_IBUFDISABLE) +X(DNA_PORT) +X(PHASER_REF) +X(IDELAYE2_FINEDELAY) +X(BUFR) +X(BUFHCE) +X(OBUFTDS) +X(FDRE) +X(CFGLUT5) +X(PCIE_3_0) +X(MUXCY) +X(OBUF) +X(IBUFDS) +X(IN_FIFO) +X(FDCE) +X(OBUFT) +X(STARTUPE2) +X(LUT3) +X(IDDR_2CLK) +X(MMCME2_BASE) +X(PHASER_OUT) +X(USR_ACCESSE2) +X(BUFGMUX) +X(XORCY) +X(RAMB36E1) +X(FDPE) +X(ODELAYE2_FINEDELAY) +X(IBUFDS_INTERMDISABLE_INT) +X(AUTOBUF) +X(PLLE2_BASE) +X(GND) +X(IDDR) +X(FIFO36E1) +X(HCLK_LEAF_CLK_B_TOPL5) +X(HCLK_LEAF_CLK_B_TOPL4) +X(HCLK_LEAF_CLK_B_TOPL3) +X(HCLK_LEAF_CLK_B_TOPL2) +X(HCLK_LEAF_CLK_B_TOPL1) +X(HCLK_LEAF_CLK_B_TOPL0) +X(HCLK_CK_INOUT_L5) +X(HCLK_CK_INOUT_L6) +X(HCLK_CK_INOUT_L7) +X(HCLK_CK_INOUT_L4) +X(HCLK_CK_INOUT_L3) +X(HCLK_CK_INOUT_L2) +X(HCLK_CK_INOUT_L1) +X(HCLK_CK_INOUT_L0) +X(HCLK_CK_BUFHCLK10) +X(HCLK_CK_BUFHCLK8) +X(HCLK_CK_BUFHCLK9) +X(HCLK_CK_BUFRCLK3) +X(HCLK_CK_BUFHCLK11) +X(HCLK_CK_BUFRCLK0) +X(HCLK_CK_BUFRCLK1) +X(HCLK_CK_BUFRCLK2) +X(HCLK_CK_OUTIN_L1) +X(HCLK_CK_OUTIN_L2) +X(HCLK_CK_OUTIN_L3) +X(HCLK_CK_OUTIN_L4) +X(HCLK_CK_OUTIN_L0) +X(HCLK_CK_OUTIN_L5) +X(HCLK_CK_OUTIN_L6) +X(HCLK_CK_OUTIN_L7) +X(B_TERM_UTURN_INT_SW6A0) +X(HCLK_CCIO1) +X(HCLK_CCIO0) +X(B_TERM_UTURN_INT_WR1END0) +X(B_TERM_UTURN_INT_WR1BEG0) +X(B_TERM_UTURN_INT_SW6D0) +X(B_TERM_UTURN_INT_SW6D1) +X(B_TERM_UTURN_INT_SW6D2) +X(B_TERM_UTURN_INT_SW6D3) +X(B_TERM_UTURN_INT_SW6END_N0_3) +X(B_TERM_UTURN_INT_SW6A2) +X(B_TERM_UTURN_INT_SS6E1) +X(B_TERM_UTURN_INT_SS6E3) +X(B_TERM_UTURN_INT_SW2BEG0) +X(B_TERM_UTURN_INT_SW2BEG1) +X(B_TERM_UTURN_INT_SW2BEG2) +X(B_TERM_UTURN_INT_SW2BEG3) +X(B_TERM_UTURN_INT_SS6E2) +X(B_TERM_UTURN_INT_SW6A1) +X(B_TERM_UTURN_INT_SW6C3) +X(B_TERM_UTURN_INT_SW6A3) +X(B_TERM_UTURN_INT_SW6B0) +X(B_TERM_UTURN_INT_SW6B1) +X(B_TERM_UTURN_INT_SW6B2) +X(B_TERM_UTURN_INT_SW6B3) +X(B_TERM_UTURN_INT_SW6C0) +X(B_TERM_UTURN_INT_SW6C1) +X(B_TERM_UTURN_INT_SW6C2) +X(HCLK_CK_IN4) +X(HCLK_INT_PERFCLK3) +X(HCLK_INT_PERFCLK2) +X(HCLK_INT_PERFCLK1) +X(HCLK_INT_PERFCLK0) +X(HCLK_CK_IN13) +X(HCLK_CK_IN12) +X(HCLK_CK_IN11) +X(HCLK_CK_IN10) +X(HCLK_CK_IN9) +X(HCLK_CK_IN8) +X(HCLK_CK_IN7) +X(HCLK_CK_IN6) +X(HCLK_CK_IN5) +X(HCLK_CCIO2) +X(HCLK_CK_IN3) +X(HCLK_CK_IN2) +X(HCLK_CK_IN1) +X(HCLK_CK_IN0) +X(HCLK_CK_BUFHCLK7) +X(HCLK_CK_BUFHCLK6) +X(HCLK_CK_BUFHCLK5) +X(HCLK_CK_BUFHCLK4) +X(HCLK_CK_BUFHCLK3) +X(HCLK_CK_BUFHCLK2) +X(HCLK_CK_BUFHCLK1) +X(HCLK_CK_BUFHCLK0) +X(HCLK_CCIO3) +X(B_TERM_UTURN_INT_SE2BEG2) +X(B_TERM_UTURN_INT_LV_L3) +X(B_TERM_UTURN_INT_LV_L4) +X(B_TERM_UTURN_INT_LV_L5) +X(B_TERM_UTURN_INT_LV_L6) +X(B_TERM_UTURN_INT_LV_L7) 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+X(GTPE2_COMMON_DRPDI1) +X(GTPE2_COMMON_DRPADDR1) +X(GTPE2_COMMON_DRPADDR2) +X(GTPE2_COMMON_DRPADDR3) +X(GTPE2_COMMON_DRPADDR4) +X(GTPE2_COMMON_DRPADDR5) +X(GTPE2_COMMON_DRPADDR6) +X(GTPE2_COMMON_DRPADDR7) +X(GTPE2_COMMON_DRPCLK) +X(GTPE2_COMMON_DRPDI0) +X(GTPE2_COMMON_DRPADDR0) +X(GTPE2_COMMON_DRPDI2) +X(GTPE2_COMMON_DRPDI3) +X(GTPE2_COMMON_DRPDI4) +X(GTPE2_COMMON_DRPDI5) +X(GTPE2_COMMON_DRPDI6) +X(GTPE2_COMMON_DRPDI7) +X(GTPE2_COMMON_DRPDI8) +X(GTPE2_COMMON_DRPDI9) +X(GTPE2_COMMON_BGBYPASSB) +X(IBUFDS_GTPE2_1_I_SEG) +X(IBUFDS_GTPE2_1_IB_SEG) +X(IBUFDS_GTPE2_1_CLKTESTSIG) +X(IBUFDS_GTPE2_1_CEB) +X(IBUFDS_GTPE2_0_I_SEG) +X(IBUFDS_GTPE2_0_IB_SEG) +X(IBUFDS_GTPE2_0_CLKTESTSIG) +X(IBUFDS_GTPE2_0_CEB) +X(GTPE2_COMMON_DRPDI10) +X(GTPE2_COMMON_BGMONITORENB) +X(GTPE2_COMMON_BGPDB) +X(GTPE2_COMMON_BGRCALOVRD0) +X(GTPE2_COMMON_BGRCALOVRD1) +X(GTPE2_COMMON_BGRCALOVRD2) +X(GTPE2_COMMON_BGRCALOVRD3) +X(GTPE2_COMMON_BGRCALOVRD4) +X(GTPE2_COMMON_BGRCALOVRDENB) +X(GTPE2_COMMON_PLL1REFCLKSEL2) +X(GTPE2_COMMON_PLL0REFCLKSEL0) +X(GTPE2_COMMON_PLL0REFCLKSEL1) +X(GTPE2_COMMON_PLL0REFCLKSEL2) +X(GTPE2_COMMON_PLL0RESET) +X(GTPE2_COMMON_PLL1LOCKDETCLK) +X(GTPE2_COMMON_PLL1LOCKEN) +X(GTPE2_COMMON_PLL1PD) +X(GTPE2_COMMON_PLL1REFCLKSEL0) +X(GTPE2_COMMON_PLL1REFCLKSEL1) +X(GTPE2_COMMON_PLL0PD) +X(GTPE2_COMMON_PLL1RESET) +X(GTPE2_COMMON_PLLCLKSPARE) +X(GTPE2_COMMON_PLLRSVD10) +X(GTPE2_COMMON_PLLRSVD11) +X(GTPE2_COMMON_PLLRSVD12) +X(GTPE2_COMMON_PLLRSVD13) +X(GTPE2_COMMON_PLLRSVD14) +X(GTPE2_COMMON_PLLRSVD15) +X(GTPE2_COMMON_GTEASTREFCLK1_STUB) +X(GTPE2_COMMON_DRPDI11) +X(GTPE2_COMMON_DRPDI12) +X(GTPE2_COMMON_DRPDI13) +X(GTPE2_COMMON_DRPDI14) +X(GTPE2_COMMON_DRPDI15) +X(GTPE2_COMMON_DRPEN) +X(GTPE2_COMMON_DRPWE) +X(GTPE2_COMMON_GTEASTREFCLK0_STUB) +X(GTPE2_COMMON_PLLRSVD16) +X(GTPE2_COMMON_GTGREFCLK0) +X(GTPE2_COMMON_GTREFCLK0) +X(GTPE2_COMMON_GTREFCLK1) +X(GTPE2_COMMON_GTWESTREFCLK0_STUB) +X(GTPE2_COMMON_GTWESTREFCLK1_STUB) +X(GTPE2_COMMON_PLL0LOCKDETCLK) +X(GTPE2_COMMON_PLL0LOCKEN) +X(GTPE2_COMMON_TXOUTCLK_2) +X(GTPE2_COMMON_TXOUTCLK_1) +X(GTPE2_COMMON_TXOUTCLK_0) +X(GTPE2_COMMON_RXOUTCLK_3) +X(GTPE2_COMMON_TXOUTCLK_3) +X(GTPE2_COMMON_RXOUTCLK_2) +X(GTPE2_COMMON_RXOUTCLK_1) +X(GTPE2_COMMON_RXOUTCLK_0) +X(GTGREFCLK0INV_OUT) +X(GTGREFCLK1INV_OUT) +X(PLL0LOCKDETCLKINV_OUT) +X(PLL1LOCKDETCLKINV_OUT) +X(PLLCLKSPAREINV_OUT) +X(CLKTESTSIGINV_OUT) +X(CMT_R_LOWER_B_CLK_PERF3) +X(CMT_R_LOWER_B_CLK_PERF2) +X(CMT_R_LOWER_B_CLK_PERF1) +X(CMT_R_LOWER_B_CLK_PERF0) +X(CMT_R_LOWER_B_CLK_IN1_INT) +X(CMT_R_LOWER_B_CLK_FREQ_BB3) +X(CMT_R_LOWER_B_CLK_FREQ_BB2) +X(CMT_R_LOWER_B_CLK_FREQ_BB1) +X(CMT_R_LOWER_B_CLK_FREQ_BB0) +X(CMT_R_LOWER_B_CLK_IN2_INT) +X(CMT_R_LOWER_B_CLK_MMCM7) +X(CMT_R_LOWER_B_CLK_MMCM13) +X(CMT_R_LOWER_B_CLK_MMCM12) +X(CMT_R_LOWER_B_CLK_MMCM11) +X(CMT_R_LOWER_B_CLK_MMCM10) +X(CMT_R_LOWER_B_CLK_MMCM9) +X(CMT_R_LOWER_B_CLK_MMCM8) +X(CMT_R_LOWER_B_CLK_MMCM6) +X(CMT_R_LOWER_B_CLK_MMCM5) +X(CMT_R_LOWER_B_CLK_MMCM4) +X(CMT_R_LOWER_B_CLK_MMCM3) +X(CMT_R_LOWER_B_CLK_MMCM2) +X(CMT_R_LOWER_B_CLK_MMCM1) +X(CMT_R_LOWER_B_CLK_MMCM0) +X(CMT_R_LOWER_B_CLK_IN3_INT) +X(CMT_R_LOWER_B_CLK_IN1_HCLK) +X(CMT_R_LOWER_B_CLK_IN2_HCLK) +X(CMT_R_LOWER_B_CLK_IN3_HCLK) +X(HCLK_VBRK_MUX_CLK13) +X(HCLK_VBRK_MUX_CLK4) +X(HCLK_VBRK_MUX_CLK5) +X(HCLK_VBRK_MUX_CLK6) +X(HCLK_VBRK_MUX_CLK7) +X(HCLK_VBRK_MUX_CLK8) +X(HCLK_VBRK_MUX_CLK9) +X(HCLK_VBRK_MUX_CLK10) +X(HCLK_VBRK_MUX_CLK11) +X(HCLK_VBRK_MUX_CLK12) +X(HCLK_VBRK_MUX_CLK3) +X(HCLK_VBRK_PHSR_PERFCLK0) +X(HCLK_VBRK_PHSR_PERFCLK1) +X(HCLK_VBRK_PHSR_PERFCLK2) +X(HCLK_VBRK_PHSR_PERFCLK3) +X(HCLK_VBRK_REFCK_EASTCLK0) +X(HCLK_VBRK_REFCK_EASTCLK1) +X(HCLK_VBRK_REFCK_WESTCLK0) +X(HCLK_VBRK_REFCK_WESTCLK1) +X(HCLK_VBRK_CK_BUFHCLK10) +X(HCLK_VBRK_CK_BUFHCLK1) +X(HCLK_VBRK_CK_BUFHCLK2) +X(HCLK_VBRK_CK_BUFHCLK3) +X(HCLK_VBRK_CK_BUFHCLK4) +X(HCLK_VBRK_CK_BUFHCLK5) +X(HCLK_VBRK_CK_BUFHCLK6) +X(HCLK_VBRK_CK_BUFHCLK7) +X(HCLK_VBRK_CK_BUFHCLK8) +X(HCLK_VBRK_CK_BUFHCLK9) +X(HCLK_VBRK_CK_BUFHCLK0) +X(HCLK_VBRK_CK_BUFHCLK11) +X(HCLK_VBRK_CK_BUFRCLK0) +X(HCLK_VBRK_CK_BUFRCLK1) +X(HCLK_VBRK_CK_BUFRCLK2) +X(HCLK_VBRK_CK_BUFRCLK3) +X(HCLK_VBRK_MUX_CLK0) +X(HCLK_VBRK_MUX_CLK1) +X(HCLK_VBRK_MUX_CLK2) +X(PMV2) +X(PMV2_PMV2) +X(HCLK_LEAF_CLK_B_BOTL4) +X(HCLK_LEAF_CLK_B_BOTL0) +X(HCLK_LEAF_CLK_B_BOTL1) +X(HCLK_LEAF_CLK_B_BOTL2) +X(HCLK_LEAF_CLK_B_BOTL3) +X(HCLK_LEAF_CLK_B_BOTL5) +X(HCLK_L_BOT_UTURN) +X(HCLK_R) +X(RIOI3_TBYTETERM) +X(LIOI3_TBYTESRC) +X(CMT_PMV_L) +X(CMT_FIFO_L) +X(T_TERM_INT) +X(INT_INTERFACE_R) +X(RIOB33) +X(PCIE_INT_INTERFACE_R) +X(RIOI3_TBYTESRC) +X(BRAM_INT_INTERFACE_R) +X(IO_INT_INTERFACE_L) +X(CLK_PMV) +X(LIOB33) +X(IO_INT_INTERFACE_R) +X(R_TERM_INT_GTX) +X(BRKH_INT) +X(CLK_TERM) +X(GTP_CHANNEL_0) +X(VBRK_EXT) +X(BRAM_INT_INTERFACE_L) +X(HCLK_FEEDTHRU_1) +X(HCLK_R_BOT_UTURN) +X(PCIE_BOT) +X(BRKH_CMT) +X(CLBLM_L) +X(HCLK_GTX) +X(CLK_HROW_TOP_R) +X(BRAM_R) +X(LIOI3_SING) +X(GTP_CHANNEL_1) +X(HCLK_IOI3) +X(PCIE_TOP) +X(INT_L) +X(RIOI3) +X(CLK_MTBF2) +X(CLK_BUFG_TOP_R) +X(PCIE_INT_INTERFACE_L) +X(CLK_PMV2_SVT) +X(CLK_PMVIOB) +X(L_TERM_INT) +X(INT_INTERFACE_L) +X(BRKH_CLK) +X(PCIE_NULL) +X(HCLK_FIFO_L) +X(DSP_R) +X(CMT_TOP_L_LOWER_B) +X(R_TERM_INT) +X(CLK_BUFG_BOT_R) +X(INT_FEEDTHRU_2) +X(HCLK_CLB) +X(CLBLL_R) +X(CMT_TOP_L_UPPER_B) +X(BRKH_CLB) +X(BRKH_TERM_INT) +X(CFG_CENTER_MID) +X(CFG_CENTER_BOT) +X(BRAM_L) +X(MONITOR_BOT) +X(HCLK_DSP_L) +X(BRKH_B_TERM_INT) +X(LIOI3_TBYTETERM) +X(HCLK_IOB) +X(HCLK_TERM_GTX) +X(CFG_CENTER_TOP) +X(HCLK_TERM) +X(CLK_FEED) +X(CLBLL_L) +X(CMT_PMV) +X(RIOB33_SING) +X(HCLK_INT_INTERFACE) +X(BRKH_DSP_R) +X(HCLK_DSP_R) +X(INT_R) +X(CMT_TOP_R_UPPER_B) +X(GTP_CHANNEL_3) +X(GTP_CHANNEL_2) +X(DSP_L) +X(BRKH_BRAM) +X(BRKH_GTX) +X(MONITOR_TOP) +X(BRKH_DSP_L) +X(CLK_BUFG_REBUF) +X(CMT_FIFO_R) +X(B_TERM_INT) +X(CLK_HROW_BOT_R) +X(NULL) +X(LIOB33_SING) +X(CMT_TOP_R_LOWER_T) +X(HCLK_CMT) +X(VBRK) +X(CMT_TOP_L_LOWER_T) +X(VFRAME) +X(HCLK_FEEDTHRU_2) +X(HCLK_VFRAME) +X(MONITOR_MID) +X(GTP_INT_INTERFACE) +X(RIOI3_SING) +X(TERM_CMT) +X(CMT_TOP_L_UPPER_T) +X(LIOI3) +X(HCLK_BRAM) +X(CLBLM_R) +X(CMT_TOP_R_UPPER_T) +X(INT_FEEDTHRU_1) +X(HCLK_CMT_L) +X(GTP_COMMON) +X(CMT_TOP_R_LOWER_B) +X(HCLK_VBRK) +X(CLK_PMV2) +X(HCLK_L) +X(TIEOFF) +X(SLICEL) +X(OLOGICE3) +X(OLOGICE2) +X(ILOGICE3) +X(ILOGICE2) +X(SLICEM) +X(IOB33) +X(IOB33S) +X(IOB33M) diff --git a/fpga_interchange/main.cc b/fpga_interchange/main.cc index 7e32f597..1f98b186 100644 --- a/fpga_interchange/main.cc +++ b/fpga_interchange/main.cc @@ -59,7 +59,7 @@ void FpgaInterchangeCommandHandler::customBitstream(Context *ctx) { if (vm.count("phys")) { std::string filename = vm["phys"].as(); - ctx->writePhysicalNetlist(filename); + ctx->write_physical_netlist(filename); } } From ca32e935a6ba45fb14c82b7c8fe79fce49cdad87 Mon Sep 17 00:00:00 2001 From: Keith Rothman <537074+litghost@users.noreply.github.com> Date: Thu, 4 Feb 2021 16:05:01 -0800 Subject: [PATCH 21/23] Use RelSlice instead of RelPtr in cases where sizes are present. Signed-off-by: Keith Rothman <537074+litghost@users.noreply.github.com> --- fpga_interchange/arch.cc | 34 +++++----- fpga_interchange/arch.h | 130 +++++++++++++++------------------------ 2 files changed, 67 insertions(+), 97 deletions(-) diff --git a/fpga_interchange/arch.cc b/fpga_interchange/arch.cc index 8f486e3b..e8a8cdc1 100644 --- a/fpga_interchange/arch.cc +++ b/fpga_interchange/arch.cc @@ -70,15 +70,15 @@ Arch::Arch(ArchArgs args) : args(args) log_error("Unable to read chipdb %s\n", args.chipdb.c_str()); } - tileStatus.resize(chip_info->num_tiles); - for (int i = 0; i < chip_info->num_tiles; i++) { - tileStatus[i].boundcells.resize(chip_info->tile_types[chip_info->tiles[i].type].num_bels); + tileStatus.resize(chip_info->tiles.size()); + for (int i = 0; i < chip_info->tiles.size(); i++) { + tileStatus[i].boundcells.resize(chip_info->tile_types[chip_info->tiles[i].type].bel_data.size()); } // Sanity check cell name ids. const CellMapPOD &cell_map = *chip_info->cell_map; int32_t first_cell_id = cell_map.cell_names[0]; - for (int32_t i = 0; i < cell_map.number_cells; ++i) { + for (int32_t i = 0; i < cell_map.cell_names.size(); ++i) { log_assert(cell_map.cell_names[i] == i + first_cell_id); } } @@ -96,13 +96,13 @@ IdString Arch::archArgsToId(ArchArgs args) const { return IdString(); } void Arch::setup_byname() const { if (tile_by_name.empty()) { - for (int i = 0; i < chip_info->num_tiles; i++) { + for (int i = 0; i < chip_info->tiles.size(); i++) { tile_by_name[id(chip_info->tiles[i].name.get())] = i; } } if (site_by_name.empty()) { - for (int i = 0; i < chip_info->num_tiles; i++) { + for (int i = 0; i < chip_info->tiles.size(); i++) { auto &tile = chip_info->tiles[i]; auto &tile_type = chip_info->tile_types[tile.type]; for (int j = 0; j < tile_type.number_sites; j++) { @@ -126,7 +126,7 @@ BelId Arch::getBelByName(IdStringList name) const std::tie(tile, site) = site_by_name.at(name.ids[0]); auto &tile_info = chip_info->tile_types[chip_info->tiles[tile].type]; IdString belname = name.ids[1]; - for (int i = 0; i < tile_info.num_bels; i++) { + for (int i = 0; i < tile_info.bel_data.size(); i++) { if (tile_info.bel_data[i].site == site && tile_info.bel_data[i].name == belname.index) { ret.tile = tile; ret.index = i; @@ -144,7 +144,7 @@ BelRange Arch::getBelsByTile(int x, int y) const br.b.cursor_tile = get_tile_index(x, y); br.e.cursor_tile = br.b.cursor_tile; br.b.cursor_index = 0; - br.e.cursor_index = chip_info->tile_types[chip_info->tiles[br.b.cursor_tile].type].num_bels; + br.e.cursor_index = chip_info->tile_types[chip_info->tiles[br.b.cursor_tile].type].bel_data.size(); br.b.chip = chip_info; br.e.chip = chip_info; @@ -202,7 +202,7 @@ WireId Arch::getWireByName(IdStringList name) const std::tie(tile, site) = iter->second; auto &tile_info = chip_info->tile_types[chip_info->tiles[tile].type]; IdString wirename = name.ids[1]; - for (int i = 0; i < tile_info.num_wires; i++) { + for (int i = 0; i < tile_info.wire_data.size(); i++) { if (tile_info.wire_data[i].site == site && tile_info.wire_data[i].name == wirename.index) { ret.tile = tile; ret.index = i; @@ -213,7 +213,7 @@ WireId Arch::getWireByName(IdStringList name) const int tile = tile_by_name.at(name.ids[0]); auto &tile_info = chip_info->tile_types[chip_info->tiles[tile].type]; IdString wirename = name.ids[1]; - for (int i = 0; i < tile_info.num_wires; i++) { + for (int i = 0; i < tile_info.wire_data.size(); i++) { if (tile_info.wire_data[i].site == -1 && tile_info.wire_data[i].name == wirename.index) { int32_t node = chip_info->tiles[tile].tile_wire_to_node[i]; if (node == -1) { @@ -266,7 +266,7 @@ PipId Arch::getPipByName(IdStringList name) const int pin_index = get_bel_pin_index(bel, pinname); NPNR_ASSERT(pin_index >= 0); - for (int i = 0; i < tile_info.num_pips; i++) { + for (int i = 0; i < tile_info.pip_data.size(); i++) { if (tile_info.pip_data[i].site == site && tile_info.pip_data[i].bel == bel.index && tile_info.pip_data[i].extra_data == pin_index) { @@ -294,7 +294,7 @@ PipId Arch::getPipByName(IdStringList name) const BelId bel = getBelByName(name); NPNR_ASSERT(bel != BelId()); - for (int i = 0; i < tile_info.num_pips; i++) { + for (int i = 0; i < tile_info.pip_data.size(); i++) { if (tile_info.pip_data[i].site == site && tile_info.pip_data[i].bel == bel.index) { PipId ret; @@ -310,7 +310,7 @@ PipId Arch::getPipByName(IdStringList name) const int32_t src_index = -1; int32_t dst_index = -1; - for (int i = 0; i < tile_info.num_wires; i++) { + for (int i = 0; i < tile_info.wire_data.size(); i++) { if (tile_info.wire_data[i].site == site && tile_info.wire_data[i].name == src_site_wire.index) { src_index = i; if (dst_index != -1) { @@ -328,7 +328,7 @@ PipId Arch::getPipByName(IdStringList name) const NPNR_ASSERT(src_index != -1); NPNR_ASSERT(dst_index != -1); - for (int i = 0; i < tile_info.num_pips; i++) { + for (int i = 0; i < tile_info.pip_data.size(); i++) { if (tile_info.pip_data[i].site == site && tile_info.pip_data[i].src_index == src_index && tile_info.pip_data[i].dst_index == dst_index) { @@ -350,7 +350,7 @@ PipId Arch::getPipByName(IdStringList name) const int32_t src_index = -1; int32_t dst_index = -1; - for (int i = 0; i < tile_info.num_wires; i++) { + for (int i = 0; i < tile_info.wire_data.size(); i++) { if (tile_info.wire_data[i].site == -1 && tile_info.wire_data[i].name == src_wire_name.index) { src_index = i; if (dst_index != -1) { @@ -368,7 +368,7 @@ PipId Arch::getPipByName(IdStringList name) const NPNR_ASSERT(src_index != -1); NPNR_ASSERT(dst_index != -1); - for (int i = 0; i < tile_info.num_pips; i++) { + for (int i = 0; i < tile_info.pip_data.size(); i++) { if (tile_info.pip_data[i].src_index == src_index && tile_info.pip_data[i].dst_index == dst_index) { PipId ret; @@ -442,7 +442,7 @@ BelId Arch::getBelByLocation(Loc loc) const bi.tile = get_tile_index(loc); auto &li = loc_info(chip_info, bi); - if (loc.z >= li.num_bels) { + if (loc.z >= li.bel_data.size()) { return BelId(); } else { bi.index = loc.z; diff --git a/fpga_interchange/arch.h b/fpga_interchange/arch.h index c3107d71..aec1b0b2 100644 --- a/fpga_interchange/arch.h +++ b/fpga_interchange/arch.h @@ -32,23 +32,7 @@ NEXTPNR_NAMESPACE_BEGIN /**** Everything in this section must be kept in sync with chipdb.py ****/ -template struct RelPtr -{ - int32_t offset; - - // void set(const T *ptr) { - // offset = reinterpret_cast(ptr) - - // reinterpret_cast(this); - // } - - const T *get() const { return reinterpret_cast(reinterpret_cast(this) + offset); } - - const T &operator[](size_t index) const { return get()[index]; } - - const T &operator*() const { return *(get()); } - - const T *operator->() const { return get(); } -}; +#include "relptr.h" // Flattened site indexing. // @@ -105,16 +89,13 @@ NPNR_PACKED_STRUCT(struct TileWireInfoPOD { int32_t name; // wire name constid // Pip index inside tile - int32_t num_uphill; - RelPtr pips_uphill; + RelSlice pips_uphill; // Pip index inside tile - int32_t num_downhill; - RelPtr pips_downhill; + RelSlice pips_downhill; // Bel index inside tile - int32_t num_bel_pins; - RelPtr bel_pins; + RelSlice bel_pins; int16_t site; // site index in tile int16_t site_variant; // site variant index in tile @@ -133,14 +114,11 @@ NPNR_PACKED_STRUCT(struct TileTypeInfoPOD { int32_t number_sites; - int32_t num_bels; - RelPtr bel_data; + RelSlice bel_data; - int32_t num_wires; - RelPtr wire_data; + RelSlice wire_data; - int32_t num_pips; - RelPtr pip_data; + RelSlice pip_data; }); NPNR_PACKED_STRUCT(struct SiteInstInfoPOD { @@ -165,9 +143,8 @@ NPNR_PACKED_STRUCT(struct TileInstInfoPOD { // Number of tile wires; excluding any site-internal wires // which come after general wires and are not stored here // as they will never be nodal - int32_t num_tile_wires; // -1 if a tile-local wire; node index if nodal wire - RelPtr tile_wire_to_node; + RelSlice tile_wire_to_node; }); NPNR_PACKED_STRUCT(struct TileWireRefPOD { @@ -176,15 +153,13 @@ NPNR_PACKED_STRUCT(struct TileWireRefPOD { }); NPNR_PACKED_STRUCT(struct NodeInfoPOD { - int32_t num_tile_wires; - RelPtr tile_wires; + RelSlice tile_wires; }); NPNR_PACKED_STRUCT(struct CellMapPOD { - int32_t number_cells; // Cell names supported in this arch. - RelPtr cell_names; // constids - RelPtr cell_bel_buckets; // constids + RelSlice cell_names; // constids + RelSlice cell_bel_buckets; // constids }); NPNR_PACKED_STRUCT(struct ChipInfoPOD { @@ -194,21 +169,13 @@ NPNR_PACKED_STRUCT(struct ChipInfoPOD { int32_t version; int32_t width, height; - int32_t num_tile_types; - RelPtr tile_types; - - int32_t num_sites; - RelPtr sites; - - int32_t num_tiles; - RelPtr tiles; - - int32_t num_nodes; - RelPtr nodes; + RelSlice tile_types; + RelSlice sites; + RelSlice tiles; + RelSlice nodes; // BEL bucket constids. - int32_t number_bel_buckets; - RelPtr bel_buckets; + RelSlice bel_buckets; RelPtr cell_map; }); @@ -239,7 +206,7 @@ struct BelIterator BelIterator operator++() { cursor_index++; - while (cursor_tile < chip->num_tiles && cursor_index >= tile_info(chip, cursor_tile).num_bels) { + while (cursor_tile < chip->tiles.size() && cursor_index >= tile_info(chip, cursor_tile).bel_data.size()) { cursor_index = 0; cursor_tile++; } @@ -381,7 +348,7 @@ inline WireId canonical_wire(const ChipInfoPOD *chip_info, int32_t tile, int32_t { WireId id; - if (wire >= chip_info->tiles[tile].num_tile_wires) { + if (wire >= chip_info->tiles[tile].tile_wire_to_node.size()) { // Cannot be a nodal wire id.tile = tile; id.index = wire; @@ -414,18 +381,18 @@ struct WireIterator // Iterate over nodes first, then tile wires that aren't nodes do { cursor_index++; - if (cursor_tile == -1 && cursor_index >= chip->num_nodes) { + if (cursor_tile == -1 && cursor_index >= chip->nodes.size()) { cursor_tile = 0; cursor_index = 0; } - while (cursor_tile != -1 && cursor_tile < chip->num_tiles && - cursor_index >= chip->tile_types[chip->tiles[cursor_tile].type].num_wires) { + while (cursor_tile != -1 && cursor_tile < chip->tiles.size() && + cursor_index >= chip->tile_types[chip->tiles[cursor_tile].type].wire_data.size()) { cursor_index = 0; cursor_tile++; } - } while ((cursor_tile != -1 && cursor_tile < chip->num_tiles && - cursor_index < chip->tiles[cursor_tile].num_tile_wires && + } while ((cursor_tile != -1 && cursor_tile < chip->tiles.size() && + cursor_index < chip->tiles[cursor_tile].tile_wire_to_node.size() && chip->tiles[cursor_tile].tile_wire_to_node[cursor_index] != -1)); return *this; @@ -473,8 +440,8 @@ struct AllPipIterator AllPipIterator operator++() { cursor_index++; - while (cursor_tile < chip->num_tiles && - cursor_index >= chip->tile_types[chip->tiles[cursor_tile].type].num_pips) { + while (cursor_tile < chip->tiles.size() && + cursor_index >= chip->tile_types[chip->tiles[cursor_tile].type].pip_data.size()) { cursor_index = 0; cursor_tile++; } @@ -529,7 +496,7 @@ struct UphillPipIterator break; WireId w = *twi; auto &tile = chip->tile_types[chip->tiles[w.tile].type]; - if (cursor < tile.wire_data[w.index].num_uphill) + if (cursor < tile.wire_data[w.index].pips_uphill.size()) break; ++twi; cursor = 0; @@ -568,7 +535,7 @@ struct DownhillPipIterator break; WireId w = *twi; auto &tile = chip->tile_types[chip->tiles[w.tile].type]; - if (cursor < tile.wire_data[w.index].num_downhill) + if (cursor < tile.wire_data[w.index].pips_downhill.size()) break; ++twi; cursor = 0; @@ -606,7 +573,7 @@ struct BelPinIterator while (twi != twi_end) { WireId w = *twi; auto &tile = tile_info(chip, w.tile); - if (cursor < tile.wire_data[w.index].num_bel_pins) + if (cursor < tile.wire_data[w.index].bel_pins.size()) break; ++twi; @@ -732,7 +699,7 @@ struct Arch : BaseCtx int getGridDimY() const { return chip_info->height; } int getTileBelDimZ(int x, int y) const { - return chip_info->tile_types[chip_info->tiles[get_tile_index(x, y)].type].num_bels; + return chip_info->tile_types[chip_info->tiles[get_tile_index(x, y)].type].bel_data.size(); } int getTilePipDimZ(int x, int y) const { @@ -882,18 +849,20 @@ struct Arch : BaseCtx IdStringList getWireName(WireId wire) const { NPNR_ASSERT(wire != WireId()); - const auto & tile_type = loc_info(chip_info, wire); - if (wire.tile != -1 && tile_type.wire_data[wire.index].site != -1) { - int site_index = loc_info(chip_info, wire).wire_data[wire.index].site; - const SiteInstInfoPOD &site = chip_info->sites[chip_info->tiles[wire.tile].sites[site_index]]; - std::array ids{id(site.name.get()), IdString(tile_type.wire_data[wire.index].name)}; - return IdStringList(ids); - } else { - int32_t tile = wire.tile == -1 ? chip_info->nodes[wire.index].tile_wires[0].tile : wire.tile; - IdString tile_name = id(chip_info->tiles[tile].name.get()); - std::array ids{tile_name, IdString(wire_info(wire).name)}; - return IdStringList(ids); + if (wire.tile != -1) { + const auto & tile_type = loc_info(chip_info, wire); + if(tile_type.wire_data[wire.index].site != -1) { + int site_index = tile_type.wire_data[wire.index].site; + const SiteInstInfoPOD &site = chip_info->sites[chip_info->tiles[wire.tile].sites[site_index]]; + std::array ids{id(site.name.get()), IdString(tile_type.wire_data[wire.index].name)}; + return IdStringList(ids); + } } + + int32_t tile = wire.tile == -1 ? chip_info->nodes[wire.index].tile_wires[0].tile : wire.tile; + IdString tile_name = id(chip_info->tiles[tile].name.get()); + std::array ids{tile_name, IdString(wire_info(wire).name)}; + return IdStringList(ids); } IdString getWireType(WireId wire) const; @@ -971,7 +940,7 @@ struct Arch : BaseCtx range.e.chip = chip_info; range.e.baseWire = wire; if (wire.tile == -1) { - range.e.cursor = chip_info->nodes[wire.index].num_tile_wires; + range.e.cursor = chip_info->nodes[wire.index].tile_wires.size(); } else { range.e.cursor = 1; } @@ -1004,7 +973,7 @@ struct Arch : BaseCtx range.b.cursor_tile = -1; range.b.cursor_index = 0; range.e.chip = chip_info; - range.e.cursor_tile = chip_info->num_tiles; + range.e.cursor_tile = chip_info->tiles.size(); range.e.cursor_index = 0; return range; } @@ -1198,8 +1167,8 @@ struct Arch : BaseCtx const BelBucketRange getBelBuckets() const { BelBucketRange bel_bucket_range; - bel_bucket_range.b.cursor.cursor = &chip_info->bel_buckets[0]; - bel_bucket_range.e.cursor.cursor = &chip_info->bel_buckets[chip_info->number_bel_buckets - 1]; + bel_bucket_range.b.cursor.cursor = chip_info->bel_buckets.begin(); + bel_bucket_range.e.cursor.cursor = chip_info->bel_buckets.end(); return bel_bucket_range; } @@ -1215,8 +1184,8 @@ struct Arch : BaseCtx const CellMapPOD &cell_map = *chip_info->cell_map; IdStringRange id_range; - id_range.b.cursor = &cell_map.cell_names[0]; - id_range.e.cursor = &cell_map.cell_names[cell_map.number_cells - 1]; + id_range.b.cursor = cell_map.cell_names.begin(); + id_range.e.cursor = cell_map.cell_names.end(); return id_range; } @@ -1239,7 +1208,8 @@ struct Arch : BaseCtx { const CellMapPOD &cell_map = *chip_info->cell_map; int cell_offset = cell_type.index - cell_map.cell_names[0]; - NPNR_ASSERT(cell_type.index >= 0 && cell_type.index < cell_map.number_cells); + NPNR_ASSERT(cell_offset >= 0 && cell_offset < cell_map.cell_names.size()); + NPNR_ASSERT(cell_map.cell_names[cell_offset] == cell_type.index); return cell_offset; } From 9557047e5ee6c89aca7816517d8b328d2a13b8b7 Mon Sep 17 00:00:00 2001 From: Keith Rothman <537074+litghost@users.noreply.github.com> Date: Fri, 5 Feb 2021 09:22:55 -0800 Subject: [PATCH 22/23] Move all string data into BBA file. Signed-off-by: Keith Rothman <537074+litghost@users.noreply.github.com> --- .gitignore | 1 + fpga_interchange/arch.cc | 16 +- fpga_interchange/arch.h | 13 +- fpga_interchange/archdefs.h | 18 - fpga_interchange/constids.inc | 48869 -------------------------------- 5 files changed, 16 insertions(+), 48901 deletions(-) delete mode 100644 fpga_interchange/constids.inc diff --git a/.gitignore b/.gitignore index 96e6e3cd..40c27b4c 100644 --- a/.gitignore +++ b/.gitignore @@ -4,6 +4,7 @@ /nextpnr-ice40* /nextpnr-ecp5* /nextpnr-nexus* +/nextpnr-fpga_interchange* cmake-build-*/ Makefile cmake_install.cmake diff --git a/fpga_interchange/arch.cc b/fpga_interchange/arch.cc index e8a8cdc1..faf3c9d1 100644 --- a/fpga_interchange/arch.cc +++ b/fpga_interchange/arch.cc @@ -45,14 +45,7 @@ static std::pair split_identifier_name_dot(const std:: // ----------------------------------------------------------------------- -void IdString::initialize_arch(const BaseCtx *ctx) -{ -#define X(t) initialize_add(ctx, #t, ID_##t); - -#include "constids.inc" - -#undef X -} +void IdString::initialize_arch(const BaseCtx *ctx) {} // ----------------------------------------------------------------------- @@ -70,6 +63,13 @@ Arch::Arch(ArchArgs args) : args(args) log_error("Unable to read chipdb %s\n", args.chipdb.c_str()); } + // Read strings from constids into IdString database, checking that list + // is unique and matches expected constid value. + int id = 1; + for (const auto &constid : *chip_info->constids) { + IdString::initialize_add(this, constid.get(), id++); + } + tileStatus.resize(chip_info->tiles.size()); for (int i = 0; i < chip_info->tiles.size(); i++) { tileStatus[i].boundcells.resize(chip_info->tile_types[chip_info->tiles[i].type].bel_data.size()); diff --git a/fpga_interchange/arch.h b/fpga_interchange/arch.h index aec1b0b2..52dbf8ab 100644 --- a/fpga_interchange/arch.h +++ b/fpga_interchange/arch.h @@ -152,9 +152,7 @@ NPNR_PACKED_STRUCT(struct TileWireRefPOD { int32_t index; }); -NPNR_PACKED_STRUCT(struct NodeInfoPOD { - RelSlice tile_wires; -}); +NPNR_PACKED_STRUCT(struct NodeInfoPOD { RelSlice tile_wires; }); NPNR_PACKED_STRUCT(struct CellMapPOD { // Cell names supported in this arch. @@ -178,6 +176,8 @@ NPNR_PACKED_STRUCT(struct ChipInfoPOD { RelSlice bel_buckets; RelPtr cell_map; + + RelPtr>> constids; }); /************************ End of chipdb section. ************************/ @@ -192,7 +192,8 @@ template const TileTypeInfoPOD &loc_info(const ChipInfoPOD *chip_i return chip_info->tile_types[chip_info->tiles[id.tile].type]; } -inline const BelInfoPOD &bel_info(const ChipInfoPOD *chip_info, BelId bel) { +inline const BelInfoPOD &bel_info(const ChipInfoPOD *chip_info, BelId bel) +{ NPNR_ASSERT(bel != BelId()); return loc_info(chip_info, bel).bel_data[bel.index]; } @@ -850,8 +851,8 @@ struct Arch : BaseCtx { NPNR_ASSERT(wire != WireId()); if (wire.tile != -1) { - const auto & tile_type = loc_info(chip_info, wire); - if(tile_type.wire_data[wire.index].site != -1) { + const auto &tile_type = loc_info(chip_info, wire); + if (tile_type.wire_data[wire.index].site != -1) { int site_index = tile_type.wire_data[wire.index].site; const SiteInstInfoPOD &site = chip_info->sites[chip_info->tiles[wire.tile].sites[site_index]]; std::array ids{id(site.name.get()), IdString(tile_type.wire_data[wire.index].name)}; diff --git a/fpga_interchange/archdefs.h b/fpga_interchange/archdefs.h index a95049bc..d6d0a3c7 100644 --- a/fpga_interchange/archdefs.h +++ b/fpga_interchange/archdefs.h @@ -51,24 +51,6 @@ struct DelayInfo // ----------------------------------------------------------------------- -// https://bugreports.qt.io/browse/QTBUG-80789 - -#ifndef Q_MOC_RUN - -enum ConstIds -{ - ID_NONE -#define X(t) , ID_##t -#include "constids.inc" -#undef X -}; - -#define X(t) static constexpr auto id_##t = IdString(ID_##t); -#include "constids.inc" -#undef X - -#endif - struct BelId { // Tile that contains this BEL. diff --git a/fpga_interchange/constids.inc b/fpga_interchange/constids.inc deleted file mode 100644 index e4d2b058..00000000 --- a/fpga_interchange/constids.inc +++ /dev/null @@ -1,48869 +0,0 @@ -X(PLLE2_ADV) -X(RAMD32) -X(PCIE_2_1) -X(BUFH) -X(FIFO18E1) -X(IDELAYCTRL) -X(DSP48E1) -X(SRLC32E) -X(LDPE) -X(BUFG) -X(ISERDESE2) -X(RAMS64E) -X(AND2B1L) -X(EFUSE_USR) -X(KEEPER) -X(BUFG_LB) -X(LUT6) -X(BUFIO) -X(GTHE2_CHANNEL) -X(XADC) -X(LDCE) -X(ODDR) -X(BUF) -X(RAMS32) -X(IBUF) -X(BUFGCTRL) -X(FRAME_ECCE2) -X(OUT_FIFO) -X(BSCANE2) -X(SRL16E) -X(ICAPE2) -X(GTPE2_CHANNEL) -X(RAMB18E1) -X(BUFMRCE) -X(PULLUP) -X(GTHE2_COMMON) -X(VCC) -X(MUXF7) -X(OBUFT_DCIEN) -X(BUFMR) -X(LUT1) -X(FDSE) -X(PHY_CONTROL) -X(INV) -X(MMCME2_ADV) -X(ODELAYE2) -X(LUT4) -X(IBUF_INTERMDISABLE) -X(GTPE2_COMMON) -X(DCIRESET) -X(OR2L) -X(IBUFDS_IBUFDISABLE_INT) -X(LUT2) -X(BUFGCE) -X(SRLC16E) -X(PHASER_IN) -X(PHASER_IN_PHY) -X(CAPTUREE2) -X(LUT5) -X(GTXE2_CHANNEL) -X(CARRY4) -X(OBUFTDS_DCIEN) -X(RAMD64E) -X(OSERDESE2) -X(MUXF8) -X(IBUFDS_GTE2) -X(PULLDOWN) -X(GTXE2_COMMON) -X(OBUFDS) -X(IDELAYE2) -X(ZHOLD_DELAY) -X(PHASER_OUT_PHY) -X(IBUF_IBUFDISABLE) -X(DNA_PORT) -X(PHASER_REF) -X(IDELAYE2_FINEDELAY) -X(BUFR) -X(BUFHCE) -X(OBUFTDS) -X(FDRE) -X(CFGLUT5) -X(PCIE_3_0) -X(MUXCY) -X(OBUF) -X(IBUFDS) -X(IN_FIFO) -X(FDCE) -X(OBUFT) -X(STARTUPE2) -X(LUT3) -X(IDDR_2CLK) -X(MMCME2_BASE) -X(PHASER_OUT) -X(USR_ACCESSE2) -X(BUFGMUX) -X(XORCY) -X(RAMB36E1) -X(FDPE) -X(ODELAYE2_FINEDELAY) -X(IBUFDS_INTERMDISABLE_INT) -X(AUTOBUF) -X(PLLE2_BASE) -X(GND) -X(IDDR) -X(FIFO36E1) -X(HCLK_LEAF_CLK_B_TOPL5) -X(HCLK_LEAF_CLK_B_TOPL4) -X(HCLK_LEAF_CLK_B_TOPL3) -X(HCLK_LEAF_CLK_B_TOPL2) -X(HCLK_LEAF_CLK_B_TOPL1) -X(HCLK_LEAF_CLK_B_TOPL0) -X(HCLK_CK_INOUT_L5) -X(HCLK_CK_INOUT_L6) -X(HCLK_CK_INOUT_L7) -X(HCLK_CK_INOUT_L4) -X(HCLK_CK_INOUT_L3) -X(HCLK_CK_INOUT_L2) -X(HCLK_CK_INOUT_L1) -X(HCLK_CK_INOUT_L0) -X(HCLK_CK_BUFHCLK10) -X(HCLK_CK_BUFHCLK8) -X(HCLK_CK_BUFHCLK9) -X(HCLK_CK_BUFRCLK3) -X(HCLK_CK_BUFHCLK11) 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-X(GTPE2_COMMON_DRPDI1) -X(GTPE2_COMMON_DRPADDR1) -X(GTPE2_COMMON_DRPADDR2) -X(GTPE2_COMMON_DRPADDR3) -X(GTPE2_COMMON_DRPADDR4) -X(GTPE2_COMMON_DRPADDR5) -X(GTPE2_COMMON_DRPADDR6) -X(GTPE2_COMMON_DRPADDR7) -X(GTPE2_COMMON_DRPCLK) -X(GTPE2_COMMON_DRPDI0) -X(GTPE2_COMMON_DRPADDR0) -X(GTPE2_COMMON_DRPDI2) -X(GTPE2_COMMON_DRPDI3) -X(GTPE2_COMMON_DRPDI4) -X(GTPE2_COMMON_DRPDI5) -X(GTPE2_COMMON_DRPDI6) -X(GTPE2_COMMON_DRPDI7) -X(GTPE2_COMMON_DRPDI8) -X(GTPE2_COMMON_DRPDI9) -X(GTPE2_COMMON_BGBYPASSB) -X(IBUFDS_GTPE2_1_I_SEG) -X(IBUFDS_GTPE2_1_IB_SEG) -X(IBUFDS_GTPE2_1_CLKTESTSIG) -X(IBUFDS_GTPE2_1_CEB) -X(IBUFDS_GTPE2_0_I_SEG) -X(IBUFDS_GTPE2_0_IB_SEG) -X(IBUFDS_GTPE2_0_CLKTESTSIG) -X(IBUFDS_GTPE2_0_CEB) -X(GTPE2_COMMON_DRPDI10) -X(GTPE2_COMMON_BGMONITORENB) -X(GTPE2_COMMON_BGPDB) -X(GTPE2_COMMON_BGRCALOVRD0) -X(GTPE2_COMMON_BGRCALOVRD1) -X(GTPE2_COMMON_BGRCALOVRD2) -X(GTPE2_COMMON_BGRCALOVRD3) -X(GTPE2_COMMON_BGRCALOVRD4) -X(GTPE2_COMMON_BGRCALOVRDENB) -X(GTPE2_COMMON_PLL1REFCLKSEL2) -X(GTPE2_COMMON_PLL0REFCLKSEL0) -X(GTPE2_COMMON_PLL0REFCLKSEL1) -X(GTPE2_COMMON_PLL0REFCLKSEL2) -X(GTPE2_COMMON_PLL0RESET) -X(GTPE2_COMMON_PLL1LOCKDETCLK) -X(GTPE2_COMMON_PLL1LOCKEN) -X(GTPE2_COMMON_PLL1PD) -X(GTPE2_COMMON_PLL1REFCLKSEL0) -X(GTPE2_COMMON_PLL1REFCLKSEL1) -X(GTPE2_COMMON_PLL0PD) -X(GTPE2_COMMON_PLL1RESET) -X(GTPE2_COMMON_PLLCLKSPARE) -X(GTPE2_COMMON_PLLRSVD10) -X(GTPE2_COMMON_PLLRSVD11) -X(GTPE2_COMMON_PLLRSVD12) -X(GTPE2_COMMON_PLLRSVD13) -X(GTPE2_COMMON_PLLRSVD14) -X(GTPE2_COMMON_PLLRSVD15) -X(GTPE2_COMMON_GTEASTREFCLK1_STUB) -X(GTPE2_COMMON_DRPDI11) -X(GTPE2_COMMON_DRPDI12) -X(GTPE2_COMMON_DRPDI13) -X(GTPE2_COMMON_DRPDI14) -X(GTPE2_COMMON_DRPDI15) -X(GTPE2_COMMON_DRPEN) -X(GTPE2_COMMON_DRPWE) -X(GTPE2_COMMON_GTEASTREFCLK0_STUB) -X(GTPE2_COMMON_PLLRSVD16) -X(GTPE2_COMMON_GTGREFCLK0) -X(GTPE2_COMMON_GTREFCLK0) -X(GTPE2_COMMON_GTREFCLK1) -X(GTPE2_COMMON_GTWESTREFCLK0_STUB) -X(GTPE2_COMMON_GTWESTREFCLK1_STUB) -X(GTPE2_COMMON_PLL0LOCKDETCLK) -X(GTPE2_COMMON_PLL0LOCKEN) -X(GTPE2_COMMON_TXOUTCLK_2) -X(GTPE2_COMMON_TXOUTCLK_1) -X(GTPE2_COMMON_TXOUTCLK_0) -X(GTPE2_COMMON_RXOUTCLK_3) -X(GTPE2_COMMON_TXOUTCLK_3) -X(GTPE2_COMMON_RXOUTCLK_2) -X(GTPE2_COMMON_RXOUTCLK_1) -X(GTPE2_COMMON_RXOUTCLK_0) -X(GTGREFCLK0INV_OUT) -X(GTGREFCLK1INV_OUT) -X(PLL0LOCKDETCLKINV_OUT) -X(PLL1LOCKDETCLKINV_OUT) -X(PLLCLKSPAREINV_OUT) -X(CLKTESTSIGINV_OUT) -X(CMT_R_LOWER_B_CLK_PERF3) -X(CMT_R_LOWER_B_CLK_PERF2) -X(CMT_R_LOWER_B_CLK_PERF1) -X(CMT_R_LOWER_B_CLK_PERF0) -X(CMT_R_LOWER_B_CLK_IN1_INT) -X(CMT_R_LOWER_B_CLK_FREQ_BB3) -X(CMT_R_LOWER_B_CLK_FREQ_BB2) -X(CMT_R_LOWER_B_CLK_FREQ_BB1) -X(CMT_R_LOWER_B_CLK_FREQ_BB0) -X(CMT_R_LOWER_B_CLK_IN2_INT) -X(CMT_R_LOWER_B_CLK_MMCM7) -X(CMT_R_LOWER_B_CLK_MMCM13) -X(CMT_R_LOWER_B_CLK_MMCM12) -X(CMT_R_LOWER_B_CLK_MMCM11) -X(CMT_R_LOWER_B_CLK_MMCM10) -X(CMT_R_LOWER_B_CLK_MMCM9) -X(CMT_R_LOWER_B_CLK_MMCM8) -X(CMT_R_LOWER_B_CLK_MMCM6) -X(CMT_R_LOWER_B_CLK_MMCM5) -X(CMT_R_LOWER_B_CLK_MMCM4) -X(CMT_R_LOWER_B_CLK_MMCM3) -X(CMT_R_LOWER_B_CLK_MMCM2) -X(CMT_R_LOWER_B_CLK_MMCM1) -X(CMT_R_LOWER_B_CLK_MMCM0) -X(CMT_R_LOWER_B_CLK_IN3_INT) -X(CMT_R_LOWER_B_CLK_IN1_HCLK) -X(CMT_R_LOWER_B_CLK_IN2_HCLK) -X(CMT_R_LOWER_B_CLK_IN3_HCLK) -X(HCLK_VBRK_MUX_CLK13) -X(HCLK_VBRK_MUX_CLK4) -X(HCLK_VBRK_MUX_CLK5) -X(HCLK_VBRK_MUX_CLK6) -X(HCLK_VBRK_MUX_CLK7) -X(HCLK_VBRK_MUX_CLK8) -X(HCLK_VBRK_MUX_CLK9) -X(HCLK_VBRK_MUX_CLK10) -X(HCLK_VBRK_MUX_CLK11) -X(HCLK_VBRK_MUX_CLK12) -X(HCLK_VBRK_MUX_CLK3) -X(HCLK_VBRK_PHSR_PERFCLK0) -X(HCLK_VBRK_PHSR_PERFCLK1) -X(HCLK_VBRK_PHSR_PERFCLK2) -X(HCLK_VBRK_PHSR_PERFCLK3) -X(HCLK_VBRK_REFCK_EASTCLK0) -X(HCLK_VBRK_REFCK_EASTCLK1) -X(HCLK_VBRK_REFCK_WESTCLK0) -X(HCLK_VBRK_REFCK_WESTCLK1) -X(HCLK_VBRK_CK_BUFHCLK10) -X(HCLK_VBRK_CK_BUFHCLK1) -X(HCLK_VBRK_CK_BUFHCLK2) -X(HCLK_VBRK_CK_BUFHCLK3) -X(HCLK_VBRK_CK_BUFHCLK4) -X(HCLK_VBRK_CK_BUFHCLK5) -X(HCLK_VBRK_CK_BUFHCLK6) -X(HCLK_VBRK_CK_BUFHCLK7) -X(HCLK_VBRK_CK_BUFHCLK8) -X(HCLK_VBRK_CK_BUFHCLK9) -X(HCLK_VBRK_CK_BUFHCLK0) -X(HCLK_VBRK_CK_BUFHCLK11) -X(HCLK_VBRK_CK_BUFRCLK0) -X(HCLK_VBRK_CK_BUFRCLK1) -X(HCLK_VBRK_CK_BUFRCLK2) -X(HCLK_VBRK_CK_BUFRCLK3) -X(HCLK_VBRK_MUX_CLK0) -X(HCLK_VBRK_MUX_CLK1) -X(HCLK_VBRK_MUX_CLK2) -X(PMV2) -X(PMV2_PMV2) -X(HCLK_LEAF_CLK_B_BOTL4) -X(HCLK_LEAF_CLK_B_BOTL0) -X(HCLK_LEAF_CLK_B_BOTL1) -X(HCLK_LEAF_CLK_B_BOTL2) -X(HCLK_LEAF_CLK_B_BOTL3) -X(HCLK_LEAF_CLK_B_BOTL5) -X(HCLK_L_BOT_UTURN) -X(HCLK_R) -X(RIOI3_TBYTETERM) -X(LIOI3_TBYTESRC) -X(CMT_PMV_L) -X(CMT_FIFO_L) -X(T_TERM_INT) -X(INT_INTERFACE_R) -X(RIOB33) -X(PCIE_INT_INTERFACE_R) -X(RIOI3_TBYTESRC) -X(BRAM_INT_INTERFACE_R) -X(IO_INT_INTERFACE_L) -X(CLK_PMV) -X(LIOB33) -X(IO_INT_INTERFACE_R) -X(R_TERM_INT_GTX) -X(BRKH_INT) -X(CLK_TERM) -X(GTP_CHANNEL_0) -X(VBRK_EXT) -X(BRAM_INT_INTERFACE_L) -X(HCLK_FEEDTHRU_1) -X(HCLK_R_BOT_UTURN) -X(PCIE_BOT) -X(BRKH_CMT) -X(CLBLM_L) -X(HCLK_GTX) -X(CLK_HROW_TOP_R) -X(BRAM_R) -X(LIOI3_SING) -X(GTP_CHANNEL_1) -X(HCLK_IOI3) -X(PCIE_TOP) -X(INT_L) -X(RIOI3) -X(CLK_MTBF2) -X(CLK_BUFG_TOP_R) -X(PCIE_INT_INTERFACE_L) -X(CLK_PMV2_SVT) -X(CLK_PMVIOB) -X(L_TERM_INT) -X(INT_INTERFACE_L) -X(BRKH_CLK) -X(PCIE_NULL) -X(HCLK_FIFO_L) -X(DSP_R) -X(CMT_TOP_L_LOWER_B) -X(R_TERM_INT) -X(CLK_BUFG_BOT_R) -X(INT_FEEDTHRU_2) -X(HCLK_CLB) -X(CLBLL_R) -X(CMT_TOP_L_UPPER_B) -X(BRKH_CLB) -X(BRKH_TERM_INT) -X(CFG_CENTER_MID) -X(CFG_CENTER_BOT) -X(BRAM_L) -X(MONITOR_BOT) -X(HCLK_DSP_L) -X(BRKH_B_TERM_INT) -X(LIOI3_TBYTETERM) -X(HCLK_IOB) -X(HCLK_TERM_GTX) -X(CFG_CENTER_TOP) -X(HCLK_TERM) -X(CLK_FEED) -X(CLBLL_L) -X(CMT_PMV) -X(RIOB33_SING) -X(HCLK_INT_INTERFACE) -X(BRKH_DSP_R) -X(HCLK_DSP_R) -X(INT_R) -X(CMT_TOP_R_UPPER_B) -X(GTP_CHANNEL_3) -X(GTP_CHANNEL_2) -X(DSP_L) -X(BRKH_BRAM) -X(BRKH_GTX) -X(MONITOR_TOP) -X(BRKH_DSP_L) -X(CLK_BUFG_REBUF) -X(CMT_FIFO_R) -X(B_TERM_INT) -X(CLK_HROW_BOT_R) -X(NULL) -X(LIOB33_SING) -X(CMT_TOP_R_LOWER_T) -X(HCLK_CMT) -X(VBRK) -X(CMT_TOP_L_LOWER_T) -X(VFRAME) -X(HCLK_FEEDTHRU_2) -X(HCLK_VFRAME) -X(MONITOR_MID) -X(GTP_INT_INTERFACE) -X(RIOI3_SING) -X(TERM_CMT) -X(CMT_TOP_L_UPPER_T) -X(LIOI3) -X(HCLK_BRAM) -X(CLBLM_R) -X(CMT_TOP_R_UPPER_T) -X(INT_FEEDTHRU_1) -X(HCLK_CMT_L) -X(GTP_COMMON) -X(CMT_TOP_R_LOWER_B) -X(HCLK_VBRK) -X(CLK_PMV2) -X(HCLK_L) -X(TIEOFF) -X(SLICEL) -X(OLOGICE3) -X(OLOGICE2) -X(ILOGICE3) -X(ILOGICE2) -X(SLICEM) -X(IOB33) -X(IOB33S) -X(IOB33M) From a0ee42833b774483f9b2fc35109f7ec948dbdc9b Mon Sep 17 00:00:00 2001 From: Keith Rothman <537074+litghost@users.noreply.github.com> Date: Fri, 5 Feb 2021 09:32:30 -0800 Subject: [PATCH 23/23] Add RelSlice::ssize and use it when comparing with signed ints. Signed-off-by: Keith Rothman <537074+litghost@users.noreply.github.com> --- common/relptr.h | 1 + fpga_interchange/arch.cc | 28 ++++++++++++++-------------- fpga_interchange/arch.h | 27 ++++++++++++++------------- 3 files changed, 29 insertions(+), 27 deletions(-) diff --git a/common/relptr.h b/common/relptr.h index 035d61fb..d45912ab 100644 --- a/common/relptr.h +++ b/common/relptr.h @@ -32,6 +32,7 @@ NPNR_PACKED_STRUCT(template struct RelSlice { const T *end() const { return get() + length; } const size_t size() const { return length; } + const ptrdiff_t ssize() const { return length; } const T &operator*() const { return *(get()); } diff --git a/fpga_interchange/arch.cc b/fpga_interchange/arch.cc index faf3c9d1..63cf290b 100644 --- a/fpga_interchange/arch.cc +++ b/fpga_interchange/arch.cc @@ -71,14 +71,14 @@ Arch::Arch(ArchArgs args) : args(args) } tileStatus.resize(chip_info->tiles.size()); - for (int i = 0; i < chip_info->tiles.size(); i++) { + for (int i = 0; i < chip_info->tiles.ssize(); i++) { tileStatus[i].boundcells.resize(chip_info->tile_types[chip_info->tiles[i].type].bel_data.size()); } // Sanity check cell name ids. const CellMapPOD &cell_map = *chip_info->cell_map; int32_t first_cell_id = cell_map.cell_names[0]; - for (int32_t i = 0; i < cell_map.cell_names.size(); ++i) { + for (int32_t i = 0; i < cell_map.cell_names.ssize(); ++i) { log_assert(cell_map.cell_names[i] == i + first_cell_id); } } @@ -96,13 +96,13 @@ IdString Arch::archArgsToId(ArchArgs args) const { return IdString(); } void Arch::setup_byname() const { if (tile_by_name.empty()) { - for (int i = 0; i < chip_info->tiles.size(); i++) { + for (int i = 0; i < chip_info->tiles.ssize(); i++) { tile_by_name[id(chip_info->tiles[i].name.get())] = i; } } if (site_by_name.empty()) { - for (int i = 0; i < chip_info->tiles.size(); i++) { + for (int i = 0; i < chip_info->tiles.ssize(); i++) { auto &tile = chip_info->tiles[i]; auto &tile_type = chip_info->tile_types[tile.type]; for (int j = 0; j < tile_type.number_sites; j++) { @@ -126,7 +126,7 @@ BelId Arch::getBelByName(IdStringList name) const std::tie(tile, site) = site_by_name.at(name.ids[0]); auto &tile_info = chip_info->tile_types[chip_info->tiles[tile].type]; IdString belname = name.ids[1]; - for (int i = 0; i < tile_info.bel_data.size(); i++) { + for (int i = 0; i < tile_info.bel_data.ssize(); i++) { if (tile_info.bel_data[i].site == site && tile_info.bel_data[i].name == belname.index) { ret.tile = tile; ret.index = i; @@ -202,7 +202,7 @@ WireId Arch::getWireByName(IdStringList name) const std::tie(tile, site) = iter->second; auto &tile_info = chip_info->tile_types[chip_info->tiles[tile].type]; IdString wirename = name.ids[1]; - for (int i = 0; i < tile_info.wire_data.size(); i++) { + for (int i = 0; i < tile_info.wire_data.ssize(); i++) { if (tile_info.wire_data[i].site == site && tile_info.wire_data[i].name == wirename.index) { ret.tile = tile; ret.index = i; @@ -213,7 +213,7 @@ WireId Arch::getWireByName(IdStringList name) const int tile = tile_by_name.at(name.ids[0]); auto &tile_info = chip_info->tile_types[chip_info->tiles[tile].type]; IdString wirename = name.ids[1]; - for (int i = 0; i < tile_info.wire_data.size(); i++) { + for (int i = 0; i < tile_info.wire_data.ssize(); i++) { if (tile_info.wire_data[i].site == -1 && tile_info.wire_data[i].name == wirename.index) { int32_t node = chip_info->tiles[tile].tile_wire_to_node[i]; if (node == -1) { @@ -266,7 +266,7 @@ PipId Arch::getPipByName(IdStringList name) const int pin_index = get_bel_pin_index(bel, pinname); NPNR_ASSERT(pin_index >= 0); - for (int i = 0; i < tile_info.pip_data.size(); i++) { + for (int i = 0; i < tile_info.pip_data.ssize(); i++) { if (tile_info.pip_data[i].site == site && tile_info.pip_data[i].bel == bel.index && tile_info.pip_data[i].extra_data == pin_index) { @@ -294,7 +294,7 @@ PipId Arch::getPipByName(IdStringList name) const BelId bel = getBelByName(name); NPNR_ASSERT(bel != BelId()); - for (int i = 0; i < tile_info.pip_data.size(); i++) { + for (int i = 0; i < tile_info.pip_data.ssize(); i++) { if (tile_info.pip_data[i].site == site && tile_info.pip_data[i].bel == bel.index) { PipId ret; @@ -310,7 +310,7 @@ PipId Arch::getPipByName(IdStringList name) const int32_t src_index = -1; int32_t dst_index = -1; - for (int i = 0; i < tile_info.wire_data.size(); i++) { + for (int i = 0; i < tile_info.wire_data.ssize(); i++) { if (tile_info.wire_data[i].site == site && tile_info.wire_data[i].name == src_site_wire.index) { src_index = i; if (dst_index != -1) { @@ -328,7 +328,7 @@ PipId Arch::getPipByName(IdStringList name) const NPNR_ASSERT(src_index != -1); NPNR_ASSERT(dst_index != -1); - for (int i = 0; i < tile_info.pip_data.size(); i++) { + for (int i = 0; i < tile_info.pip_data.ssize(); i++) { if (tile_info.pip_data[i].site == site && tile_info.pip_data[i].src_index == src_index && tile_info.pip_data[i].dst_index == dst_index) { @@ -350,7 +350,7 @@ PipId Arch::getPipByName(IdStringList name) const int32_t src_index = -1; int32_t dst_index = -1; - for (int i = 0; i < tile_info.wire_data.size(); i++) { + for (int i = 0; i < tile_info.wire_data.ssize(); i++) { if (tile_info.wire_data[i].site == -1 && tile_info.wire_data[i].name == src_wire_name.index) { src_index = i; if (dst_index != -1) { @@ -368,7 +368,7 @@ PipId Arch::getPipByName(IdStringList name) const NPNR_ASSERT(src_index != -1); NPNR_ASSERT(dst_index != -1); - for (int i = 0; i < tile_info.pip_data.size(); i++) { + for (int i = 0; i < tile_info.pip_data.ssize(); i++) { if (tile_info.pip_data[i].src_index == src_index && tile_info.pip_data[i].dst_index == dst_index) { PipId ret; @@ -442,7 +442,7 @@ BelId Arch::getBelByLocation(Loc loc) const bi.tile = get_tile_index(loc); auto &li = loc_info(chip_info, bi); - if (loc.z >= li.bel_data.size()) { + if (loc.z >= li.bel_data.ssize()) { return BelId(); } else { bi.index = loc.z; diff --git a/fpga_interchange/arch.h b/fpga_interchange/arch.h index 52dbf8ab..12c30c3d 100644 --- a/fpga_interchange/arch.h +++ b/fpga_interchange/arch.h @@ -177,6 +177,7 @@ NPNR_PACKED_STRUCT(struct ChipInfoPOD { RelPtr cell_map; + // Constid string data. RelPtr>> constids; }); @@ -207,7 +208,7 @@ struct BelIterator BelIterator operator++() { cursor_index++; - while (cursor_tile < chip->tiles.size() && cursor_index >= tile_info(chip, cursor_tile).bel_data.size()) { + while (cursor_tile < chip->tiles.ssize() && cursor_index >= tile_info(chip, cursor_tile).bel_data.ssize()) { cursor_index = 0; cursor_tile++; } @@ -349,7 +350,7 @@ inline WireId canonical_wire(const ChipInfoPOD *chip_info, int32_t tile, int32_t { WireId id; - if (wire >= chip_info->tiles[tile].tile_wire_to_node.size()) { + if (wire >= chip_info->tiles[tile].tile_wire_to_node.ssize()) { // Cannot be a nodal wire id.tile = tile; id.index = wire; @@ -382,18 +383,18 @@ struct WireIterator // Iterate over nodes first, then tile wires that aren't nodes do { cursor_index++; - if (cursor_tile == -1 && cursor_index >= chip->nodes.size()) { + if (cursor_tile == -1 && cursor_index >= chip->nodes.ssize()) { cursor_tile = 0; cursor_index = 0; } - while (cursor_tile != -1 && cursor_tile < chip->tiles.size() && - cursor_index >= chip->tile_types[chip->tiles[cursor_tile].type].wire_data.size()) { + while (cursor_tile != -1 && cursor_tile < chip->tiles.ssize() && + cursor_index >= chip->tile_types[chip->tiles[cursor_tile].type].wire_data.ssize()) { cursor_index = 0; cursor_tile++; } - } while ((cursor_tile != -1 && cursor_tile < chip->tiles.size() && - cursor_index < chip->tiles[cursor_tile].tile_wire_to_node.size() && + } while ((cursor_tile != -1 && cursor_tile < chip->tiles.ssize() && + cursor_index < chip->tiles[cursor_tile].tile_wire_to_node.ssize() && chip->tiles[cursor_tile].tile_wire_to_node[cursor_index] != -1)); return *this; @@ -441,8 +442,8 @@ struct AllPipIterator AllPipIterator operator++() { cursor_index++; - while (cursor_tile < chip->tiles.size() && - cursor_index >= chip->tile_types[chip->tiles[cursor_tile].type].pip_data.size()) { + while (cursor_tile < chip->tiles.ssize() && + cursor_index >= chip->tile_types[chip->tiles[cursor_tile].type].pip_data.ssize()) { cursor_index = 0; cursor_tile++; } @@ -497,7 +498,7 @@ struct UphillPipIterator break; WireId w = *twi; auto &tile = chip->tile_types[chip->tiles[w.tile].type]; - if (cursor < tile.wire_data[w.index].pips_uphill.size()) + if (cursor < tile.wire_data[w.index].pips_uphill.ssize()) break; ++twi; cursor = 0; @@ -536,7 +537,7 @@ struct DownhillPipIterator break; WireId w = *twi; auto &tile = chip->tile_types[chip->tiles[w.tile].type]; - if (cursor < tile.wire_data[w.index].pips_downhill.size()) + if (cursor < tile.wire_data[w.index].pips_downhill.ssize()) break; ++twi; cursor = 0; @@ -574,7 +575,7 @@ struct BelPinIterator while (twi != twi_end) { WireId w = *twi; auto &tile = tile_info(chip, w.tile); - if (cursor < tile.wire_data[w.index].bel_pins.size()) + if (cursor < tile.wire_data[w.index].bel_pins.ssize()) break; ++twi; @@ -1209,7 +1210,7 @@ struct Arch : BaseCtx { const CellMapPOD &cell_map = *chip_info->cell_map; int cell_offset = cell_type.index - cell_map.cell_names[0]; - NPNR_ASSERT(cell_offset >= 0 && cell_offset < cell_map.cell_names.size()); + NPNR_ASSERT(cell_offset >= 0 && cell_offset < cell_map.cell_names.ssize()); NPNR_ASSERT(cell_map.cell_names[cell_offset] == cell_type.index); return cell_offset;