40 lines
752 B
Verilog
40 lines
752 B
Verilog
(* blackbox *)
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module TRELLIS_SLICE(
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input A0, B0, C0, D0,
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input A1, B1, C1, D1,
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input M0, M1,
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input FCI, FXA, FXB,
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input CLK, LSR, CE,
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output F0, Q0,
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output F1, Q1,
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output FCO, OFX0, OFX1
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);
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parameter MODE = "LOGIC";
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parameter GSR = "ENABLED";
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parameter SRMODE = "LSR_OVER_CE";
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parameter CEMUX = "1";
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parameter CLKMUX = "CLK";
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parameter LSRMUX = "LSR";
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parameter LUT0_INITVAL = 16'h0000;
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parameter LUT1_INITVAL = 16'h0000;
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parameter REG0_SD = "0";
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parameter REG1_SD = "0";
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parameter REG0_REGSET = "RESET";
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parameter REG1_REGSET = "RESET";
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parameter CCU2_INJECT1_0 = "NO";
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parameter CCU2_INJECT1_1 = "NO";
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endmodule
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(* blackbox *) (* keep *)
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module TRELLIS_IO(
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inout B,
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input I,
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input T,
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output O,
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);
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parameter DIR = "INPUT";
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endmodule
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