pluto_hdl_adi/docs/regmap/adi_regmap_tdd_gen.txt

TITLE
Generic TDD Control (axi_tdd)
TDDN_CNTRL
ENDTITLE

############################################################################################
############################################################################################

REG
0x0000
VERSION
Version of the peripheral. Follows semantic versioning. Current version 2.00.61.
ENDREG

FIELD
[31:16] 0x00000002
VERSION_MAJOR
R
ENDFIELD

FIELD
[15:8] 0x00000000
VERSION_MINOR
R
ENDFIELD

FIELD
[7:0] 0x00000061
VERSION_PATCH
R
ENDFIELD

############################################################################################
############################################################################################

REG
0x0001
PERIPHERAL_ID
ENDREG

FIELD
[31:0] ''ID''
PERIPHERAL_ID
R
Value of the ID configuration parameter.
ENDFIELD

############################################################################################
############################################################################################

REG
0x0002
SCRATCH
ENDREG

FIELD
[31:0] 0x00000000
SCRATCH
RW
Scratch register useful for debug.
ENDFIELD

############################################################################################
############################################################################################

REG
0x0003
IDENTIFICATION
ENDREG

FIELD
[31:0] 0x5444444E
IDENTIFICATION
R
Peripheral identification ('T', 'D', 'D', 'N').
ENDFIELD

############################################################################################
############################################################################################

REG
0x0004
INTERFACE_DESCRIPTION
ENDREG

FIELD
[30:24] ''SYNC_COUNT_WIDTH''
SYNC_COUNT_WIDTH
R
Width of internal synchronization counter.
ENDFIELD

FIELD
[21:16] ''BURST_COUNT_WIDTH''
BURST_COUNT_WIDTH
R
Width of burst counter.
ENDFIELD

FIELD
[13:8] ''REGISTER_WIDTH''
REGISTER_WIDTH
R
Width of internal reference counter and timing registers.
ENDFIELD

FIELD
[7] ''SYNC_EXTERNAL_CDC''
SYNC_EXTERNAL_CDC
R
Enable CDC for external synchronization pulse.
ENDFIELD

FIELD
[6] ''SYNC_EXTERNAL''
SYNC_EXTERNAL
R
Enable external synchronization support.
ENDFIELD

FIELD
[5] ''SYNC_INTERNAL''
SYNC_INTERNAL
R
Enable internal synchronization support.
ENDFIELD

FIELD
[4:0] ''CHANNEL_COUNT''-1
CHANNEL_COUNT_EXTRA
R
Number of channels starting from CH1, excluding CH0.
ENDFIELD

############################################################################################
############################################################################################

REG
0x0005
DEFAULT_POLARITY
ENDREG

FIELD
[31:0] ''DEFAULT_POLARITY''
DEFAULT_POLARITY
R
Default polarity per every channel - LSB corresponds to CH0, MSB to CH31.
ENDFIELD

############################################################################################
############################################################################################

REG
0x0010
CONTROL
TDD Control
ENDREG

FIELD
[4] 0x00000000
SYNC_SOFT
RW1C
Trigger the TDD core through a register write.
ENDFIELD

FIELD
[3] 0x00000000
SYNC_EXT
RW
Enable external sync trigger. This bit is implemented if ''SYNC_EXTERNAL'' is set.
ENDFIELD

FIELD
[2] 0x00000000
SYNC_INT
RW
Enable internal sync trigger. This bit is implemented if ''SYNC_INTERNAL'' is set.
ENDFIELD

FIELD
[1] 0x00000000
SYNC_RST
RW
Reset the internal counter while running when receiving a sync event.
ENDFIELD

FIELD
[0] 0x00000000
ENABLE
RW
Module enable.
ENDFIELD

############################################################################################
############################################################################################

REG
0x0011
CHANNEL_ENABLE
TDD Channel Enable
ENDREG

FIELD
[31:0] 0x00000000
CHANNEL_ENABLE
RW
Enable bits per channel - LSB corresponds to CH0, MSB to CH31.
ENDFIELD

############################################################################################
############################################################################################

REG
0x0012
CHANNEL_POLARITY
TDD Channel Polarity
ENDREG

FIELD
[31:0] 0x00000000
CHANNEL_POLARITY
RW
Polarity bits per channel - LSB corresponds to CH0, MSB to CH31.
ENDFIELD

############################################################################################
############################################################################################

REG
0x0013
BURST_COUNT
TDD Number of frames per burst
ENDREG

FIELD
[31:0] 0x00000000
BURST_COUNT
RW
If set to 0 and enabled - the controller operates in TDD mode as long as the ENABLE bit is set. If set to a non-zero value, the controller operates for the set number of frames and then stops.
ENDFIELD

############################################################################################
############################################################################################

REG
0x0014
STARTUP_DELAY
TDD Transmission startup delay
ENDREG

FIELD
[31:0] 0x00000000
STARTUP_DELAY
RW
The initial delay value before the beginning of the first frame; defined in clock cycles.
ENDFIELD

############################################################################################
############################################################################################

REG
0x0015
FRAME_LENGTH
TDD Frame length
ENDREG

FIELD
[31:0] 0x00000000
FRAME_LENGTH
RW
The length of the transmission frame; defined in clock cycles.
ENDFIELD

############################################################################################
############################################################################################

REG
0x0016
SYNC_COUNTER_LOW
TDD Sync counter
ENDREG

FIELD
[31:0] 0x00000000
SYNC_COUNTER_LOW
RW
The LSB slice of the offset (from sync counter equal zero) when an internal sync pulse is generated. This register is implemented if ''SYNC_COUNT_WIDTH''>0.
ENDFIELD

############################################################################################
############################################################################################
 
REG
0x0017
SYNC_COUNTER_HIGH
TDD Sync counter
ENDREG

FIELD
[31:0] 0x00000000
SYNC_COUNTER_HIGH
RW
The MSB slice of the offset (from sync counter equal zero) when an internal sync pulse is generated. This register is implemented if ''SYNC_COUNT_WIDTH''>32.
ENDFIELD

############################################################################################
############################################################################################

REG
0x0018
STATUS
Peripheral Status
ENDREG

FIELD
[1:0] 0x00000000
STATE
R
The current state of the peripheral FSM; used for debugging purposes.
ENDFIELD

############################################################################################
############################################################################################
 
REG
0x0020 + 0x2*n
WHERE n IS FROM 0 TO 31
CHn_ON
Channel Set
ENDREG

FIELD
[31:0] 0x00000000
CHn_ON
RW
The offset (from frame count equal zero), when CHn is set.
ENDFIELD

############################################################################################
############################################################################################

REG
0x0021 + 0x2*n
WHERE n IS FROM 0 TO 31
CHn_OFF
Channel Reset
ENDREG

FIELD
[31:0] 0x00000000
CHn_OFF
RW
The offset (from frame count equal zero), when CHn is reset.
ENDFIELD

############################################################################################
############################################################################################