pluto_hdl_adi/docs/regmap/adi_regmap_hdmi.txt

TITLE
HDMI Transmit (axi_hdmi_tx)
HDMI_TX
ENDTITLE

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############################################################################################

REG
0x0010
RSTN
HDMI Interface Control & Status
ENDREG

FIELD
[0] 0x00000000
RSTN
RW
Reset, a common reset is used for all the interface modules,
The default is reset (0x0), software must write 0x1 to bring up the core.
ENDFIELD

############################################################################################
############################################################################################

REG
0x0011
CNTRL1
HDMI Interface Control & Status
ENDREG

FIELD
[2] 0x00000000
SS_BYPASS
RW
If set (0x1) bypasses the chroma sub-sampler. This is primarily intended to be used to send
the test-pattern directly to the HDMI transmitter without modifying it.
ENDFIELD

FIELD
[1] 0x00000000
RESERVED
RO
Reserved
ENDFIELD

FIELD
[0] 0x00000000
CSC_BYPASS
RW
If set (0x1) bypasses color space conversion (if equipped). And depending on its value, the
default value of color space boundaries is set in the CLIPP_MAX and CLIPP_MIN registers.
ENDFIELD

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############################################################################################

REG
0x0012
CNTRL2
HDMI Interface Control & Status
ENDREG

FIELD
[1:0] 0x00000000
SOURCE_SEL
RW
Select the HDMI data source- register constant (0x3), incr-pattern (0x2),
input (0x1) or disabled (0x0).
ENDFIELD

############################################################################################
############################################################################################

REG
0x0013
CNTRL3
HDMI Interface Control & Status
ENDREG

FIELD
[23:0] 0x00000000
CONST_RGB
RW
This is the RGB value transmitted, if the source is constant (see above).
ENDFIELD

############################################################################################
############################################################################################

REG
0x0015
CLK_FREQ
HDMI Interface Control & Status
ENDREG

FIELD
[31:0] 0x00000000
CLK_FREQ
RO
Interface clock frequency. This is relative to the processor clock and in many cases is
100MHz. The number is represented as unsigned 16.16 format. Assuming a 100MHz processor
clock the minimum is 1.523kHz and maximum is 6.554THz. The actual interface clock
is CLK_FREQ * CLK_RATIO (see below). Note that the actual sampling clock may not be
the same as the interface clock- software must consider device specific implementation
parameters to calculate the final sampling clock.
ENDFIELD

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############################################################################################

REG
0x0016
CLK_RATIO
HDMI Interface Control & Status
ENDREG

FIELD
[31:0] 0x00000000
CLK_RATIO
RO
Interface clock ratio - as a factor actual received clock. This is implementation specific
and depends on any serial to parallel conversion and interface type (ddr/sdr/qdr).
ENDFIELD

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############################################################################################

REG
0x0017
STATUS
ADC Interface Control & Status
ENDREG

FIELD
[0] 0x00000000
STATUS
RO
Interface status, if set indicates no errors. If not set, there 
are errors, software may try resetting the cores.
ENDFIELD

############################################################################################
############################################################################################

REG
0x0018
VDMA_STATUS
HDMI Interface Control & Status
ENDREG

FIELD
[1] 0x00000000
VDMA_OVF
RW1C
If set, indicates vdma overflow.
ENDFIELD

FIELD
[0] 0x00000000
VDMA_UNF
RW1C
If set, indicates vdma underflow.
ENDFIELD

############################################################################################
############################################################################################

REG
0x0019
TPM_STATUS
HDMI Interface Control & Status
ENDREG

FIELD
[1] 0x00000000
HDMI_TPM_OOS
RW1C
If set, indicates TPM OOS at the HDMI interface.
ENDFIELD

FIELD
[0] 0x00000000
VDMA_TPM_OOS
RW1C
If set, indicates TPM OOS at the VDMA interface.
ENDFIELD

############################################################################################
############################################################################################

REG
0x001a
CLIPP_MAX
HDMI Interface Control & Status
ENDREG

FIELD
[23:16] 0x000000F0
R_MAX/CR_MAX
RW
Defines the maximum value for clipping the red or red-difference chroma component.
Default value are 0xf0 for red-difference chroma and 0xfe for red.
ENDFIELD

FIELD
[16:8] 0x000000EB
G_MAX/Y_MAX
RW
Defines the maximum value for clipping the green or luma component.
Default values are 0xeb for luma and and 0xfe for green.
ENDFIELD

FIELD
[7:0] 0x000000F0
B_MAX/CB_MAX
RW
Defines the maximum value for clipping the blue or blue-difference chroma component.
Default value are 0xf0 for blue-difference chroma and 0xfe for blue.
ENDFIELD

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############################################################################################

REG
0x001b
CLIPP_MIN
HDMI Interface Control & Status
ENDREG

FIELD
[23:16] 0x00000010
R_MIN/CR_MIN
RW
Defines the minimum value for clipping the red or red-difference chroma component.
Default value are 0x10 for red-difference chroma and 0x01 for red.
ENDFIELD

FIELD
[16:8] 0x00000010
G_MIN/Y_MIN
RW
Defines the minimum value for clipping the green or luma component.
Default values are 0x10 for luma and and 0x01 for green.
ENDFIELD

FIELD
[7:0] 0x00000010
B_MIN/CB_MIN
RW
Defines the minimum value for clipping the blue or blue-difference chroma component.
Default value are 0x10 for blue-difference chroma and 0x01 for blue.
ENDFIELD

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############################################################################################

REG
0x0100
HSYNC_1
HDMI Interface Control & Status
ENDREG

FIELD
[31:16] 0x00000000
H_LINE_ACTIVE
RW
This is the horizontal line active pixel width (active resolution length). e.g. 1920 (1080p)
ENDFIELD

FIELD
[15:0] 0x00000000
H_LINE_WIDTH
RW
This is the horizontal line width (no. of pixel clocks per line). e.g. 2200 (1080p)
ENDFIELD

############################################################################################
############################################################################################

REG
0x0101
HSYNC_2
HDMI Interface Control & Status
ENDREG

FIELD
[15:0] 0x00000000
H_SYNC_WIDTH
RW
This is the horizontal sync width (no. of pixel clocks). e.g. 44 (1080p)
ENDFIELD

############################################################################################
############################################################################################

REG
0x0102
HSYNC_3
HDMI Interface Control & Status
ENDREG

FIELD
[31:16] 0x00000000
H_ENABLE_MAX
RW
This is the horizontal data enable maximum. It is the sum of H_ENABLE_MIN and the active
pixel width. e.g. 2112 (192 + 1920) (1080p)
ENDFIELD

FIELD
[15:0] 0x00000000
H_ENABLE_MIN
RW
This is the horizontal data enable minimum. It is the sum of horizontal back porch (number
of clock cycles between the falling edge of HSYNC to the rising edge of DE) and the sync
width. e.g. 192 (44 + 148) (1080p)
ENDFIELD

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############################################################################################

REG
0x0110
VSYNC_1
HDMI Interface Control & Status
ENDREG

FIELD
[31:16] 0x00000000
V_FRAME_ACTIVE
RW
This is the vertical frame active line width (active resolution height). e.g. 1080 (1080p)
ENDFIELD

FIELD
[15:0] 0x00000000
V_FRAME_WIDTH
RW
This is the vertical frame width (no. of lines per frame). e.g. 1125 (1080p)
ENDFIELD

############################################################################################
############################################################################################

REG
0x0111
VSYNC_2
HDMI Interface Control & Status
ENDREG

FIELD
[15:0] 0x00000000
V_SYNC_WIDTH
RW
This is the vertical sync width (no. of lines). e.g. 5 (1080p)
ENDFIELD

############################################################################################
############################################################################################

REG
0x0112
VSYNC_3
HDMI Interface Control & Status
ENDREG

FIELD
[31:16] 0x00000000
V_ENABLE_MAX
RW
This is the vertical data enable maximum. It is the sum of V_ENABLE_MIN and the active
pixel height. e.g. 1121 (41 + 1080) (1080p)
ENDFIELD

FIELD
[15:0] 0x00000000
V_ENABLE_MIN
RW
This is the vertical data enable minimum. It is the sum of vertical back porch (number of lines
between the falling edge of VSYNC to the rising edge of DE) and the sync width.
e.g. 41 (36 + 5) (1080p)
ENDFIELD

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############################################################################################

TITLE
HDMI Receive (axi_hdmi_rx)
HDMI_RX
ENDTITLE

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############################################################################################

REG
0x0010
RSTN
HDMI Interface Control & Status
ENDREG

FIELD
[0] 0x00000000
RSTN
RW
Reset, a common reset is used for all the interface modules,
The default is reset (0x0), software must write 0x1 to bring up the core.
ENDFIELD

############################################################################################
############################################################################################

REG
0x0011
CNTRL
HDMI Interface Control & Status
ENDREG

FIELD
[3] 0x00000000
EDGE_SEL
RW
If set (0x1), incoming data is registered on the falling edge of the clock first. The
default uses rising edge.
ENDFIELD

FIELD
[2] 0x00000000
BGR
RW
If set (0x1), output BGR. The default is RGB.
ENDFIELD

FIELD
[1] 0x00000000
PACKED
RW
If set (0x1) pack 24bit RGB data on 32bit dwords. The default pads the MSB to zeros.
ENDFIELD

FIELD
[0] 0x00000000
CSC_BYPASS
RW
If set (0x1) bypasses color space conversion (if equipped).
ENDFIELD

############################################################################################
############################################################################################

REG
0x0015
CLK_FREQ
HDMI Interface Control & Status
ENDREG

FIELD
[31:0] 0x00000000
CLK_FREQ
RO
Interface clock frequency. This is relative to the processor clock and in many cases is
100MHz. The number is represented as unsigned 16.16 format. Assuming a 100MHz processor
clock the minimum is 1.523kHz and maximum is 6.554THz. The actual interface clock
is CLK_FREQ * CLK_RATIO (see below). Note that the actual sampling clock may not be
the same as the interface clock- software must consider device specific implementation
parameters to calculate the final sampling clock.
ENDFIELD

############################################################################################
############################################################################################

REG
0x0016
CLK_RATIO
HDMI Interface Control & Status
ENDREG

FIELD
[31:0] 0x00000000
CLK_RATIO
RO
Interface clock ratio - as a factor actual received clock. This is implementation specific
and depends on any serial to parallel conversion and interface type (ddr/sdr/qdr).
ENDFIELD

############################################################################################
############################################################################################

REG
0x0018
VDMA_STATUS
HDMI Interface Control & Status
ENDREG

FIELD
[1] 0x00000000
VDMA_OVF
RW1C
If set, indicates vdma overflow.
ENDFIELD

FIELD
[0] 0x00000000
VDMA_UNF
RW1C
If set, indicates vdma underflow.
ENDFIELD

############################################################################################
############################################################################################

REG
0x0019
TPM_STATUS1
HDMI Interface Control & Status
ENDREG

FIELD
[1] 0x00000000
HDMI_TPM_OOS
RW1C
If set, indicates TPM OOS at the HDMI interface.
ENDFIELD

############################################################################################
############################################################################################

REG
0x0020
TPM_STATUS2
HDMI Interface Control & Status
ENDREG

FIELD
[3] 0x00000000
VS_OOS
RW1C
If set, indicates VSYNC OOS - the core is unabled to detect/track VSYNC. Consecutive frames have different number of lines.
ENDFIELD

FIELD
[2] 0x00000000
HS_OOS
RW1C
If set, indicates HSYNC OOS - the core is unabled to detect/track HSYNC. Consecutive lines have different lengths.
ENDFIELD

FIELD
[1] 0x00000000
VS_MISMATCH
RW1C
If set, indicates received (detected) & programmed VSYNC (number of lines) mismatch. Incoming frames are stable but not the expected resolution.
ENDFIELD

FIELD
[0] 0x00000000
HS_MISMATCH
RW1C
If set, indicates received (detected) & programmed HSYNC (number of pixels) mismatch. Incoming frames are stable but not the expected resolution.
ENDFIELD

############################################################################################
############################################################################################

REG
0x0100
HVCOUNTS1
HDMI Interface Control & Status
ENDREG

FIELD
[31:16] 0x00000000
VS_COUNT
RW
This is the expected active horizontal pixel lines (active resolution length). e.g. 1080 (1080p)
ENDFIELD

FIELD
[15:0] 0x00000000
HS_COUNT
RW
This is the expected horizontal pixel count (no. of pixel clocks per line). e.g. 1920 (1080p)
ENDFIELD

############################################################################################
############################################################################################

REG
0x0101
HVCOUNTS2
HDMI Interface Control & Status
ENDREG

FIELD
[31:16] 0x00000000
VS_COUNT
RO
This is the detected horizontal active pixel lines (active resolution length).
This field is valid only if VS_OOS is zero.
ENDFIELD

FIELD
[15:0] 0x00000000
HS_COUNT
RO
This is the detected horizontal pixel count (no. of pixel clocks per line).
This field is valid only if HS_OOS is zero.
ENDFIELD

############################################################################################
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