pluto_hdl_adi/docs/regmap/adi_regmap_xcvr_intel.txt

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############################################################################################

TITLE
Intel XCVR (axi_xcvr)
INTEL_XCVR
ENDTITLE

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############################################################################################

REG
0x0000
VERSION
Version Register
ENDREG

FIELD
[31:0]
VERSION
RO
Version number.
ENDFIELD

############################################################################################
############################################################################################

REG
0x0001
ID
Instance Identification Register
ENDREG

FIELD
[31:0]
ID
RO
Instance identifier number.
ENDFIELD

############################################################################################
############################################################################################

REG
0x0002
SCRATCH
Scratch (GP R/W) Register
ENDREG

FIELD
[31:0]
SCRATCH
RW
Scratch register.
ENDFIELD

############################################################################################
############################################################################################

REG
0x0004
RESETN
Reset Control Register
ENDREG

FIELD
[0]
RESETN
RW
If clear, link is held in reset, set this bit to 0x1 to activate link. Note that the reference clock must be active before setting this bit.
ENDFIELD

############################################################################################
############################################################################################

REG
0x0005
STATUS
Status Reporting Register
ENDREG

FIELD
[0]
STATUS
RO
After setting the RESETN bit above, wait for this bit to set. If set, indicates successful link activation.
ENDFIELD

############################################################################################
############################################################################################

REG
0x0006
STATUS_32
Status Reporting Register
ENDREG

FIELD
[31:NUM_OF_LANES]
RESERVED
RO
0
ENDFIELD

FIELD
[NUM_OF_LANES]
UP_PLL_LOCKED
RO
After setting the RESETN bit above, wait for this bit be to set.
ENDFIELD

FIELD
[NUM_OF_LANES-1:0]
CHANNEL_N_READY
RO
After setting the RESETN bit above, wait for this registers to be set.
ENDFIELD

############################################################################################
############################################################################################

REG
0x0007
FPGA_INFO
FPGA device information :git-hdl:`Intel Encoded Values <library/scripts/adi_intel_device_info_enc.tcl>`
ENDREG

FIELD
[31:24]
FPGA_TECHNOLOGY
RO
Encoded value describing the technology/generation of the FPGA device (e.g., cyclone V, arria 10, stratix 10)
ENDFIELD

FIELD
[23:16]
FPGA_FAMILY
RO
Encoded value describing the family variant of the FPGA device(e.g., SX, GX, GT or zynq, kintex, virtex)
ENDFIELD

FIELD
[15:8]
SPEED_GRADE
RO
Encoded value describing the FPGA's speed-grade
ENDFIELD

FIELD
[7:0]
DEV_PACKAGE
RO
Encoded value describing the device package. The package might affect high-speed interfaces
ENDFIELD

############################################################################################
############################################################################################

REG
0x0009
GENERIC_INFO
Physical layer info
ENDREG

FIELD
[31:28]
RESERVED
RO
0
ENDFIELD

FIELD
[27:24]
XCVR_TYPE
RO
Refers to the transceiver speed grade 0-9.
ENDFIELD

FIELD
[23:12]
RESERVED
RO
0
ENDFIELD

FIELD
[11:9]
RESERVED
RO
0
ENDFIELD

FIELD
[8]
TX_OR_RX_N
RO
Transceiver type (transmit or receive)
ENDFIELD

FIELD
[7:0]
NUM_OF_LANES
RO
Physical layer number of lanes.
ENDFIELD

############################################################################################
############################################################################################

REG
0x0050
FPGA_VOLTAGE
FPGA device voltage information
ENDREG

FIELD
[15:0]
FPGA_VOLTAGE
RO
The voltage of the FPGA device in mv
ENDFIELD

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############################################################################################
docs: Intermediary for IP Cores import, user guide, regmap (#1321) Use interref (doctools cross-repository) to link the docs guidelines Add user guide pages, update IP references Add axi_adc/dac, up_if, "Use ADI IPs", "Creating new IP", Update AXI DMAC, JESD204, I3C Controller, SPI Engines Minor fixes in the frameworks and register maps, the latter following the discussed guidelines. Update AXI terms to manager and subordinate. Signed-off-by: Jorge Marques <jorge.marques@analog.com> Signed-off-by: Laez Barbosa <laez.barbosa@analog.com> Signed-off-by: Istvan-Zsolt Szekely <istvan.szekely@analog.com> 2024-05-13 13:05:12 +00:00			`############################################################################################`
			`############################################################################################`

			`TITLE`
			`Intel XCVR (axi_xcvr)`
			`INTEL_XCVR`
			`ENDTITLE`

			`############################################################################################`
			`############################################################################################`

			`REG`
			`0x0000`
			`VERSION`
			`Version Register`
			`ENDREG`

			`FIELD`
			`[31:0]`
			`VERSION`
			`RO`
			`Version number.`
			`ENDFIELD`

			`############################################################################################`
			`############################################################################################`

			`REG`
			`0x0001`
			`ID`
			`Instance Identification Register`
			`ENDREG`

			`FIELD`
			`[31:0]`
			`ID`
			`RO`
			`Instance identifier number.`
			`ENDFIELD`

			`############################################################################################`
			`############################################################################################`

			`REG`
			`0x0002`
			`SCRATCH`
			`Scratch (GP R/W) Register`
			`ENDREG`

			`FIELD`
			`[31:0]`
			`SCRATCH`
			`RW`
			`Scratch register.`
			`ENDFIELD`

			`############################################################################################`
			`############################################################################################`

			`REG`
			`0x0004`
			`RESETN`
			`Reset Control Register`
			`ENDREG`

			`FIELD`
			`[0]`
			`RESETN`
			`RW`
			`If clear, link is held in reset, set this bit to 0x1 to activate link. Note that the reference clock must be active before setting this bit.`
			`ENDFIELD`

			`############################################################################################`
			`############################################################################################`

			`REG`
			`0x0005`
			`STATUS`
			`Status Reporting Register`
			`ENDREG`

			`FIELD`
			`[0]`
			`STATUS`
			`RO`
			`After setting the RESETN bit above, wait for this bit to set. If set, indicates successful link activation.`
			`ENDFIELD`

			`############################################################################################`
			`############################################################################################`

			`REG`
			`0x0006`
			`STATUS_32`
			`Status Reporting Register`
			`ENDREG`

			`FIELD`
			`[31:NUM_OF_LANES]`
			`RESERVED`
			`RO`
			`0`
			`ENDFIELD`

			`FIELD`
			`[NUM_OF_LANES]`
			`UP_PLL_LOCKED`
			`RO`
			`After setting the RESETN bit above, wait for this bit be to set.`
			`ENDFIELD`

			`FIELD`
			`[NUM_OF_LANES-1:0]`
			`CHANNEL_N_READY`
			`RO`
			`After setting the RESETN bit above, wait for this registers to be set.`
			`ENDFIELD`

			`############################################################################################`
			`############################################################################################`

			`REG`
			`0x0007`
			`FPGA_INFO`
			FPGA device information :git-hdl:`Intel Encoded Values <library/scripts/adi_intel_device_info_enc.tcl>`
			`ENDREG`

			`FIELD`
			`[31:24]`
			`FPGA_TECHNOLOGY`
			`RO`
			`Encoded value describing the technology/generation of the FPGA device (e.g., cyclone V, arria 10, stratix 10)`
			`ENDFIELD`

			`FIELD`
			`[23:16]`
			`FPGA_FAMILY`
			`RO`
			`Encoded value describing the family variant of the FPGA device(e.g., SX, GX, GT or zynq, kintex, virtex)`
			`ENDFIELD`

			`FIELD`
			`[15:8]`
			`SPEED_GRADE`
			`RO`
			`Encoded value describing the FPGA's speed-grade`
			`ENDFIELD`

			`FIELD`
			`[7:0]`
			`DEV_PACKAGE`
			`RO`
			`Encoded value describing the device package. The package might affect high-speed interfaces`
			`ENDFIELD`

			`############################################################################################`
			`############################################################################################`

			`REG`
			`0x0009`
			`GENERIC_INFO`
			`Physical layer info`
			`ENDREG`

			`FIELD`
			`[31:28]`
			`RESERVED`
			`RO`
			`0`
			`ENDFIELD`

			`FIELD`
			`[27:24]`
			`XCVR_TYPE`
			`RO`
			`Refers to the transceiver speed grade 0-9.`
			`ENDFIELD`

			`FIELD`
			`[23:12]`
			`RESERVED`
			`RO`
			`0`
			`ENDFIELD`

			`FIELD`
			`[11:9]`
			`RESERVED`
			`RO`
			`0`
			`ENDFIELD`

			`FIELD`
			`[8]`
			`TX_OR_RX_N`
			`RO`
			`Transceiver type (transmit or receive)`
			`ENDFIELD`

			`FIELD`
			`[7:0]`
			`NUM_OF_LANES`
			`RO`
			`Physical layer number of lanes.`
			`ENDFIELD`

			`############################################################################################`
			`############################################################################################`

			`REG`
			`0x0050`
			`FPGA_VOLTAGE`
			`FPGA device voltage information`
			`ENDREG`

			`FIELD`
			`[15:0]`
			`FPGA_VOLTAGE`
			`RO`
			`The voltage of the FPGA device in mv`
			`ENDFIELD`

			`############################################################################################`
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