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usdrx1: Added cpld configuration files

main
Adrian Costina 2014-11-03 12:54:54 +02:00
parent 99ad286c41
commit 25f37ffce7
3 changed files with 961 additions and 0 deletions
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757
projects/usdrx1/cpld/usdrx1_cpld.jed Normal file
View File

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Date Extracted: Wed Aug 06 17:33:53 2014
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L024912 1111111111111111*
L024928 1111111111111111*
L024944 1111111111111111*
L024960 1111111111111111*
L024976 1111111111111111*
L024992 1111111111111111*
L025008 1111111111111111*
L025024 1111111111111111*
L025040 1111111111111111*
L025056 1111111111111111*
L025072 1111111111111111*
L025088 1111111111111111*
L025104 1111111111111111*
L025120 1111111111111111*
L025136 1111111111111111*
L025152 1111111111111111*
L025168 1111111111111111*
L025184 1111111111111111*
L025200 1111111111111111*
L025216 1111111111111111*
L025232 1111111111111111*
L025248 1111111111111111*
L025264 1111111111111111*
L025280 1111111111111111*
L025296 1111111111111111*
L025312 1111111111111111*
L025328 1111111111111111*
L025344 1111111111111111*
Note Block 3 I/O Macrocell Configuration 27 bits *
N Aclk ClkOp Clk:2 ClkFreq R:2 P:2 RegMod:2 INz:2 FB:2 InReg St XorIn:2 RegCom Oe:4 Tm Slw Pu*
L025360 000001111001111101010000001*
L025387 000001111001111101010000001*
L025414 000001111001111101010000001*
L025441 000001111001111110011111100*
L025468 000001111001111101010000001*
L025495 000001111001111110011111100*
L025522 000001111001111101010000001*
L025549 000001111001111110011111100*
L025576 000001111001111110011111100*
L025603 000001111001111101010000001*
L025630 000001111000011101010010101*
L025657 000001111001111110011111100*
L025684 000001111001111101010000001*
L025711 000001111001111110011111100*
L025738 000001111001111101010000001*
L025765 000001111001111101010000001*
Note Globals *
Note Global Clock Mux *
L025792 000*
Note Global Set/Reset Mux *
L025795 00*
Note Global OE Mux *
L025797 11011111*
Note Global Termination *
L025805 0*
Note Input Voltage Standard for IOB *
L025806 1*
Note Output Voltage Standard for IOB *
L025807 1*
Note I/O Bank 0 Vcci *
L025808 0*
Note I/O Bank 0 Vcco *
L025809 0*
Note I/O Bank 1 Vcci *
L025810 0*
Note I/O Bank 1 Vcco *
L025811 0*
CF235*
CF63

54
projects/usdrx1/cpld/usdrx1_cpld.ucf Normal file
View File

@ -0,0 +1,54 @@
#PACE: Start of Constraints generated by PACE
#PACE: Start of PACE I/O Pin Assignments
NET "clkd_resetn" LOC = "G3" | IOSTANDARD = LVCMOS33 ;
NET "clkd_spi_csb" LOC = "H8" | IOSTANDARD = LVCMOS33 ;
NET "clkd_spi_sclk" LOC = "F10" | IOSTANDARD = LVCMOS33 ;
NET "clkd_spi_sdio" LOC = "H10" | IOSTANDARD = LVCMOS33 ;
#NET "clkd_status" LOC = "F1" | IOSTANDARD = LVCMOS25 ;
NET "clkd_syncn" LOC = "F3" | IOSTANDARD = LVCMOS33 ;
NET "dac_db<0>" LOC = "H5" | IOSTANDARD = LVCMOS33 ;
NET "dac_db<10>" LOC = "K4" | IOSTANDARD = LVCMOS33 ;
NET "dac_db<11>" LOC = "K3" | IOSTANDARD = LVCMOS33 ;
NET "dac_db<12>" LOC = "K2" | IOSTANDARD = LVCMOS33 ;
NET "dac_db<13>" LOC = "K1" | IOSTANDARD = LVCMOS33 ;
NET "dac_db<1>" LOC = "H3" | IOSTANDARD = LVCMOS33 ;
NET "dac_db<2>" LOC = "H1" | IOSTANDARD = LVCMOS33 ;
NET "dac_db<3>" LOC = "G10" | IOSTANDARD = LVCMOS33 ;
NET "dac_db<4>" LOC = "J1" | IOSTANDARD = LVCMOS33 ;
NET "dac_db<5>" LOC = "E10" | IOSTANDARD = LVCMOS33 ;
NET "dac_db<6>" LOC = "K8" | IOSTANDARD = LVCMOS33 ;
NET "dac_db<7>" LOC = "K7" | IOSTANDARD = LVCMOS33 ;
NET "dac_db<8>" LOC = "K6" | IOSTANDARD = LVCMOS33 ;
NET "dac_db<9>" LOC = "K5" | IOSTANDARD = LVCMOS33 ;
NET "dac_sleep" LOC = "H7" | IOSTANDARD = LVCMOS33 ;
NET "fmc_clkd_resetn" LOC = "E3" | IOSTANDARD = LVCMOS25 ;
NET "fmc_clkd_spi_csb" LOC = "C8" | IOSTANDARD = LVCMOS25 ;
NET "fmc_clkd_spi_sclk" LOC = "D1" | IOSTANDARD = LVCMOS25 ;
NET "fmc_clkd_spi_sdio" LOC = "C10" | IOSTANDARD = LVCMOS25 ;
#NET "fmc_clkd_status" LOC = "G1" | IOSTANDARD = LVCMOS33 ;
NET "fmc_clkd_syncn" LOC = "E1" | IOSTANDARD = LVCMOS25 ;
NET "fmc_dac_db<0>" LOC = "C4" | IOSTANDARD = LVCMOS25 ;
NET "fmc_dac_db<10>" LOC = "A4" | IOSTANDARD = LVCMOS25 ;
NET "fmc_dac_db<11>" LOC = "A3" | IOSTANDARD = LVCMOS25 ;
NET "fmc_dac_db<12>" LOC = "A2" | IOSTANDARD = LVCMOS25 ;
NET "fmc_dac_db<13>" LOC = "A1" | IOSTANDARD = LVCMOS25 ;
NET "fmc_dac_db<1>" LOC = "C3" | IOSTANDARD = LVCMOS25 ;
NET "fmc_dac_db<2>" LOC = "C1" | IOSTANDARD = LVCMOS25 ;
NET "fmc_dac_db<3>" LOC = "B10" | IOSTANDARD = LVCMOS25 ;
NET "fmc_dac_db<4>" LOC = "B1" | IOSTANDARD = LVCMOS25 ;
NET "fmc_dac_db<5>" LOC = "A10" | IOSTANDARD = LVCMOS25 ;
NET "fmc_dac_db<6>" LOC = "A9" | IOSTANDARD = LVCMOS25 ;
NET "fmc_dac_db<7>" LOC = "A8" | IOSTANDARD = LVCMOS25 ;
NET "fmc_dac_db<8>" LOC = "A7" | IOSTANDARD = LVCMOS25 ;
NET "fmc_dac_db<9>" LOC = "A5" | IOSTANDARD = LVCMOS25 ;
NET "fmc_dac_sleep" LOC = "C5" | IOSTANDARD = LVCMOS25 ;
#NET "tbd1" LOC = "D8" | IOSTANDARD = LVCMOS25 ;
#NET "tbd2" LOC = "D10" | IOSTANDARD = LVCMOS25 ;
#NET "tbd3" LOC = "E8" | IOSTANDARD = LVCMOS25 ;
#PACE: Start of PACE Area Constraints
#PACE: Start of PACE Prohibit Constraints
#PACE: End of Constraints generated by PACE

150
projects/usdrx1/cpld/usdrx1_cpld.v Normal file
View File

@ -0,0 +1,150 @@
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// ***************************************************************************
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// ***************************************************************************
// ***************************************************************************
//`timescale 1n/100ps;
module usdrx1_cpld (
// Bank 1.8 V
fmc_dac_db,
fmc_dac_sleep,
fmc_clkd_spi_sclk,
fmc_clkd_spi_csb,
fmc_clkd_spi_sdio,
fmc_clkd_syncn,
fmc_clkd_resetn,
//fmc_clkd_status,
//tbd1
//tbd2
//tbd3
// Bank 3.3 V
dac_db,
dac_sleep,
clkd_spi_sclk,
clkd_spi_csb,
clkd_spi_sdio,
//clkd_status,
clkd_syncn,
clkd_resetn
);
// Bank 1.8 V
input [13:0] fmc_dac_db;
input fmc_dac_sleep;
input fmc_clkd_spi_sclk;
input fmc_clkd_spi_csb;
inout fmc_clkd_spi_sdio;
input fmc_clkd_syncn;
input fmc_clkd_resetn;
//output fmc_clkd_status;
//tbd1;
//tbd2;
//tbd3;
// Bank 3.3 V
output [13:0] dac_db;
output dac_sleep;
output clkd_spi_sclk;
output clkd_spi_csb;
inout clkd_spi_sdio;
//input clkd_status;
output clkd_syncn;
output clkd_resetn;
reg [15:0] cnt ;
reg fpga_to_clkd ; // 1 if fpga sends data to ad9517, 0 if fpga reads data from ad9517
reg spi_r_wn ;
assign dac_db = fmc_dac_db;
assign dac_sleep = fmc_dac_sleep;
assign clkd_spi_sclk = fmc_clkd_spi_sclk;
assign clkd_spi_csb = fmc_clkd_spi_csb;
assign clkd_spi_sdio = fpga_to_clkd ? fmc_clkd_spi_sdio : 1'bZ;
assign fmc_clkd_spi_sdio = fpga_to_clkd ? 1'bZ :clkd_spi_sdio;
assign clkd_syncn = fmc_clkd_syncn;
assign clkd_resetn = fmc_clkd_resetn;
//assign fmc_clkd_status = clkd_status;
always @ (posedge fmc_clkd_spi_sclk or posedge fmc_clkd_spi_csb)
begin
if (fmc_clkd_spi_csb == 1'b1)
begin
cnt <= 0;
spi_r_wn <= 1;
end
else
begin
cnt <= cnt + 1;
if (cnt == 0)
begin
spi_r_wn <= fmc_clkd_spi_sdio;
end
end
end
always @(negedge fmc_clkd_spi_sclk or posedge fmc_clkd_spi_csb)
begin
if (fmc_clkd_spi_csb == 1'b1)
begin
fpga_to_clkd <= 1;
end
else
begin
if (cnt == 16)
begin
fpga_to_clkd <= ~spi_r_wn;
end
end
end
endmodule
// ***************************************************************************
// ***************************************************************************