adrv9001/zcu102: Add TDD sync to PMOD0 J55.1
parent
fe9f72db9c
commit
3918d43cd1
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@ -42,3 +42,5 @@ set_property -dict {PACKAGE_PIN V7 IOSTANDARD LVCMOS18} [get_ports platform
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set_property UNAVAILABLE_DURING_CALIBRATION TRUE [get_ports tx1_strobe_out_p]
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set_property UNAVAILABLE_DURING_CALIBRATION TRUE [get_ports tx1_strobe_out_p]
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set_property UNAVAILABLE_DURING_CALIBRATION TRUE [get_ports tx2_idata_out_p]
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set_property UNAVAILABLE_DURING_CALIBRATION TRUE [get_ports tx2_idata_out_p]
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set_property -dict {PACKAGE_PIN A20 IOSTANDARD LVCMOS33} [get_ports tdd_sync] ;#PMOD0_0 J55.1
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@ -122,7 +122,9 @@ module system_top (
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inout sm_fan_tach,
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inout sm_fan_tach,
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input vadj_err,
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input vadj_err,
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output platform_status
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output platform_status,
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inout tdd_sync
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);
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);
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// internal registers
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// internal registers
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reg [ 2:0] mcs_sync_m = 'd0;
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reg [ 2:0] mcs_sync_m = 'd0;
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@ -140,6 +142,9 @@ module system_top (
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wire fpga_ref_clk;
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wire fpga_ref_clk;
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wire fpga_mcs_in;
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wire fpga_mcs_in;
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wire tdd_sync_loc;
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wire tdd_sync_i;
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wire tdd_sync_cntr;
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// instantiations
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// instantiations
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@ -208,6 +213,14 @@ module system_top (
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assign spi_en = spi_csn[0];
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assign spi_en = spi_csn[0];
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assign tdd_sync_loc = gpio_o[56];
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// tdd_sync_loc - local sync signal from a GPIO or other source
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// tdd_sync - external sync
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assign tdd_sync_i = tdd_sync_cntr ? tdd_sync_loc : tdd_sync;
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assign tdd_sync = tdd_sync_cntr ? tdd_sync_loc : 1'bz;
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system_wrapper i_system_wrapper (
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system_wrapper i_system_wrapper (
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.ref_clk (fpga_ref_clk),
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.ref_clk (fpga_ref_clk),
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.mssi_sync (mssi_sync),
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.mssi_sync (mssi_sync),
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@ -264,6 +277,9 @@ module system_top (
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.gpio_tx1_enable_in (gpio_tx1_enable_in),
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.gpio_tx1_enable_in (gpio_tx1_enable_in),
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.gpio_tx2_enable_in (gpio_tx2_enable_in),
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.gpio_tx2_enable_in (gpio_tx2_enable_in),
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.tdd_sync (tdd_sync_i),
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.tdd_sync_cntr (tdd_sync_cntr),
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.gpio_i (gpio_i),
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.gpio_i (gpio_i),
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.gpio_o (gpio_o),
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.gpio_o (gpio_o),
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.gpio_t (gpio_t),
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.gpio_t (gpio_t),
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