ad_rst: ultrascale -dual stage
parent
0425202da5
commit
74ec396b27
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@ -53,14 +53,22 @@ module ad_rst (
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input clk;
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output rst;
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// internal registers
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reg rst_p = 'd0;
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reg rst = 'd0;
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// simple reset gen
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FDPE #(.INIT(1'b1)) i_rst_reg (
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.CE (1'b1),
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.D (1'b0),
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.PRE (preset),
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.C (clk),
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.Q (rst));
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always @(posedge clk or posedge preset) begin
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if (preset == 1'b1) begin
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rst_p <= 1'd1;
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rst <= 1'd1;
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end else begin
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rst_p <= 1'b0;
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rst <= rst_p;
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end
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end
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endmodule
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