common/ad_iqcor: fix alignment
Laszlo Nagy
Laszlo Nagy
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007d03c034
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78aa56f9d2
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@ -99,100 +99,99 @@ module ad_iqcor #(
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genvar i;
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generate
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for (i=0; i<DPW; i=i+1) begin
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for (i=0; i<DPW; i=i+1) begin
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wire [CR-1:0] data_i_s;
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wire [CR-1:0] data_q_s;
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wire [CR-1:0] p1_data_i_s;
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wire p1_valid_s;
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wire [33:0] p1_data_p_i_s;
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wire [33:0] p1_data_p_q_s;
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wire [CR-1:0] data_i_s;
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wire [CR-1:0] data_q_s;
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wire [CR-1:0] p1_data_i_s;
|
||||
wire p1_valid_s;
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wire [33:0] p1_data_p_i_s;
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||||
wire [33:0] p1_data_p_q_s;
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wire [CR-1:0] p1_data_q_s;
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wire [CR-1:0] p1_data_i_int;
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wire [CR-1:0] p1_data_q_int;
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wire [CR-1:0] p1_data_q_s;
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||||
wire [CR-1:0] p1_data_i_int;
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||||
wire [CR-1:0] p1_data_q_int;
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||||
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||||
reg p1_valid = 'd0;
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||||
reg [33:0] p1_data_p = 'd0;
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||||
reg valid_int = 'd0;
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||||
reg [15:0] data_int = 'd0;
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||||
reg p1_valid = 'd0;
|
||||
reg [33:0] p1_data_p = 'd0;
|
||||
reg valid_int = 'd0;
|
||||
reg [15:0] data_int = 'd0;
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||||
// swap i & q
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assign data_i_s = (Q_OR_I_N == 1 && SCALE_ONLY == 1'b0) ? data_iq[i*CR+:CR] : data_in[i*CR+:CR];
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assign data_q_s = (Q_OR_I_N == 1) ? data_in[i*CR+:CR] : data_iq[i*CR+:CR];
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||||
// swap i & q
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||||
assign data_i_s = (Q_OR_I_N == 1 && SCALE_ONLY == 1'b0) ? data_iq[i*CR+:CR] : data_in[i*CR+:CR];
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||||
assign data_q_s = (Q_OR_I_N == 1) ? data_in[i*CR+:CR] : data_iq[i*CR+:CR];
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// scaling functions - i
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// scaling functions - i
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ad_mul #(.DELAY_DATA_WIDTH(CR+1)) i_mul_i (
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.clk (clk),
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||||
.data_a ({data_i_s[CR-1], data_i_s, {16-CR{1'b0}}}),
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||||
.data_b ({iqcor_coeff_1_r[15], iqcor_coeff_1_r}),
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||||
.data_p (p1_data_p_i_s),
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||||
.ddata_in ({valid, data_i_s}),
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||||
.ddata_out ({p1_valid_s, p1_data_i_s}));
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||||
ad_mul #(.DELAY_DATA_WIDTH(CR+1)) i_mul_i (
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.clk (clk),
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||||
.data_a ({data_i_s[CR-1], data_i_s, {16-CR{1'b0}}}),
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||||
.data_b ({iqcor_coeff_1_r[15], iqcor_coeff_1_r}),
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||||
.data_p (p1_data_p_i_s),
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||||
.ddata_in ({valid, data_i_s}),
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||||
.ddata_out ({p1_valid_s, p1_data_i_s}));
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if (SCALE_ONLY == 0) begin
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// scaling functions - q
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ad_mul #(.DELAY_DATA_WIDTH(CR)) i_mul_q (
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.clk (clk),
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.data_a ({data_q_s[CR-1], data_q_s, {16-CR{1'b0}}}),
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||||
.data_b ({iqcor_coeff_2_r[15], iqcor_coeff_2_r}),
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||||
.data_p (p1_data_p_q_s),
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||||
.ddata_in (data_q_s),
|
||||
.ddata_out (p1_data_q_s));
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||||
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||||
// sum
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end else begin
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||||
assign p1_data_p_q_s = 34'h0;
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||||
assign p1_data_q_s = {CR{1'b0}};
|
||||
end
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||||
if (SCALE_ONLY == 0) begin
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||||
// scaling functions - q
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||||
ad_mul #(.DELAY_DATA_WIDTH(CR)) i_mul_q (
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||||
.clk (clk),
|
||||
.data_a ({data_q_s[CR-1], data_q_s, {16-CR{1'b0}}}),
|
||||
.data_b ({iqcor_coeff_2_r[15], iqcor_coeff_2_r}),
|
||||
.data_p (p1_data_p_q_s),
|
||||
.ddata_in (data_q_s),
|
||||
.ddata_out (p1_data_q_s));
|
||||
|
||||
// sum
|
||||
end else begin
|
||||
assign p1_data_p_q_s = 34'h0;
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||||
assign p1_data_q_s = {CR{1'b0}};
|
||||
end
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||||
if (Q_OR_I_N == 1 && SCALE_ONLY == 0) begin
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||||
reg [CR-1:0] p1_data_q = 'd0;
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||||
if (Q_OR_I_N == 1 && SCALE_ONLY == 0) begin
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||||
reg [CR-1:0] p1_data_q = 'd0;
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||||
always @(posedge clk) begin
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||||
p1_data_q <= p1_data_q_s;
|
||||
end
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||||
assign p1_data_i_int = {CR{1'b0}};
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||||
assign p1_data_q_int = p1_data_q;
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||||
// sum
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||||
end else begin
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||||
reg [CR-1:0] p1_data_i = 'd0;
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||||
always @(posedge clk) begin
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||||
p1_data_i <= p1_data_i_s;
|
||||
end
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||||
assign p1_data_i_int = p1_data_i;
|
||||
assign p1_data_q_int = {CR{1'b0}};
|
||||
end
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||||
|
||||
always @(posedge clk) begin
|
||||
p1_valid <= p1_valid_s;
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||||
p1_data_p <= p1_data_p_i_s + p1_data_p_q_s;
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||||
end
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// output registers
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always @(posedge clk) begin
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valid_int <= p1_valid;
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if (iqcor_enable == 1'b1) begin
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||||
data_int <= p1_data_p[29:14];
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||||
end else if (Q_OR_I_N == 1 && SCALE_ONLY == 0) begin
|
||||
data_int <= p1_data_q_int;
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||||
end else begin
|
||||
data_int <= p1_data_i_int;
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||||
end
|
||||
end
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||||
assign valid_int_loc[i] = valid_int;
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||||
assign data_int_loc[i*CR+:CR] = data_int[15-:CR];
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||||
always @(posedge clk) begin
|
||||
p1_data_q <= p1_data_q_s;
|
||||
end
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||||
assign p1_data_i_int = {CR{1'b0}};
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||||
assign p1_data_q_int = p1_data_q;
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|
||||
// sum
|
||||
end else begin
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||||
reg [CR-1:0] p1_data_i = 'd0;
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||||
always @(posedge clk) begin
|
||||
p1_data_i <= p1_data_i_s;
|
||||
end
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||||
assign p1_data_i_int = p1_data_i;
|
||||
assign p1_data_q_int = {CR{1'b0}};
|
||||
end
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||||
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||||
always @(posedge clk) begin
|
||||
p1_valid <= p1_valid_s;
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||||
p1_data_p <= p1_data_p_i_s + p1_data_p_q_s;
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||||
end
|
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||||
// output registers
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||||
always @(posedge clk) begin
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||||
valid_int <= p1_valid;
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||||
if (iqcor_enable == 1'b1) begin
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||||
data_int <= p1_data_p[29:14];
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||||
end else if (Q_OR_I_N == 1 && SCALE_ONLY == 0) begin
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||||
data_int <= p1_data_q_int;
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||||
end else begin
|
||||
data_int <= p1_data_i_int;
|
||||
end
|
||||
end
|
||||
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||||
assign valid_int_loc[i] = valid_int;
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||||
assign data_int_loc[i*CR+:CR] = data_int[15-:CR];
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end
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endgenerate
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endmodule
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