common: use dsp slice for multiply modules
Rejeesh Kutty
parent
cda3cb3280
commit
7fc5b8ecd9
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@ -74,109 +74,44 @@ module ad_csc_1_mul (
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// internal registers
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reg p1_sign = 'd0;
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||||
reg [DW:0] p1_ddata = 'd0;
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||||
reg [23:0] p1_data_p_0 = 'd0;
|
||||
reg [23:0] p1_data_p_1 = 'd0;
|
||||
reg [23:0] p1_data_p_2 = 'd0;
|
||||
reg [23:0] p1_data_p_3 = 'd0;
|
||||
reg [23:0] p1_data_p_4 = 'd0;
|
||||
reg p2_sign = 'd0;
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||||
reg [DW:0] p2_ddata = 'd0;
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||||
reg [23:0] p2_data_p_0 = 'd0;
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||||
reg [23:0] p2_data_p_1 = 'd0;
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||||
reg p3_sign = 'd0;
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||||
reg [DW:0] p3_ddata = 'd0;
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||||
reg [23:0] p3_data_p_0 = 'd0;
|
||||
reg [DW:0] ddata_out = 'd0;
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||||
reg [24:0] data_p = 'd0;
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||||
reg p1_sign = 'd0;
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||||
reg p2_sign = 'd0;
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reg sign_p = 'd0;
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// internal wires
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// internal signals
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||||
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||||
wire [16:0] p1_data_a_1p_17_s;
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||||
wire [16:0] p1_data_a_1n_17_s;
|
||||
wire [23:0] p1_data_a_1p_s;
|
||||
wire [23:0] p1_data_a_1n_s;
|
||||
wire [23:0] p1_data_a_2p_s;
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||||
wire [23:0] p1_data_a_2n_s;
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||||
wire [25:0] data_p_s;
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// pipe line stage 1, get the two's complement versions
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// a/b reg, m-reg, p-reg delay match
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assign p1_data_a_1p_17_s = {1'b0, data_a[15:0]};
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||||
assign p1_data_a_1n_17_s = ~p1_data_a_1p_17_s + 1'b1;
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||||
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||||
assign p1_data_a_1p_s = {{7{p1_data_a_1p_17_s[16]}}, p1_data_a_1p_17_s};
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||||
assign p1_data_a_1n_s = {{7{p1_data_a_1n_17_s[16]}}, p1_data_a_1n_17_s};
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||||
assign p1_data_a_2p_s = {{6{p1_data_a_1p_17_s[16]}}, p1_data_a_1p_17_s, 1'b0};
|
||||
assign p1_data_a_2n_s = {{6{p1_data_a_1n_17_s[16]}}, p1_data_a_1n_17_s, 1'b0};
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||||
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||||
// pipe line stage 1, get the partial products
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||||
always @(posedge clk) begin
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||||
p1_ddata <= ddata_in;
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||||
p2_ddata <= p1_ddata;
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||||
ddata_out <= p2_ddata;
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||||
end
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||||
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||||
always @(posedge clk) begin
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||||
p1_sign <= data_a[16];
|
||||
p1_ddata <= ddata_in;
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||||
case (data_b[1:0])
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||||
2'b11: p1_data_p_0 <= p1_data_a_1n_s;
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||||
2'b10: p1_data_p_0 <= p1_data_a_2n_s;
|
||||
2'b01: p1_data_p_0 <= p1_data_a_1p_s;
|
||||
default: p1_data_p_0 <= 24'd0;
|
||||
endcase
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||||
case (data_b[3:1])
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||||
3'b011: p1_data_p_1 <= {p1_data_a_2p_s[21:0], 2'd0};
|
||||
3'b100: p1_data_p_1 <= {p1_data_a_2n_s[21:0], 2'd0};
|
||||
3'b001: p1_data_p_1 <= {p1_data_a_1p_s[21:0], 2'd0};
|
||||
3'b010: p1_data_p_1 <= {p1_data_a_1p_s[21:0], 2'd0};
|
||||
3'b101: p1_data_p_1 <= {p1_data_a_1n_s[21:0], 2'd0};
|
||||
3'b110: p1_data_p_1 <= {p1_data_a_1n_s[21:0], 2'd0};
|
||||
default: p1_data_p_1 <= 24'd0;
|
||||
endcase
|
||||
case (data_b[5:3])
|
||||
3'b011: p1_data_p_2 <= {p1_data_a_2p_s[19:0], 4'd0};
|
||||
3'b100: p1_data_p_2 <= {p1_data_a_2n_s[19:0], 4'd0};
|
||||
3'b001: p1_data_p_2 <= {p1_data_a_1p_s[19:0], 4'd0};
|
||||
3'b010: p1_data_p_2 <= {p1_data_a_1p_s[19:0], 4'd0};
|
||||
3'b101: p1_data_p_2 <= {p1_data_a_1n_s[19:0], 4'd0};
|
||||
3'b110: p1_data_p_2 <= {p1_data_a_1n_s[19:0], 4'd0};
|
||||
default: p1_data_p_2 <= 24'd0;
|
||||
endcase
|
||||
case (data_b[7:5])
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||||
3'b011: p1_data_p_3 <= {p1_data_a_2p_s[17:0], 6'd0};
|
||||
3'b100: p1_data_p_3 <= {p1_data_a_2n_s[17:0], 6'd0};
|
||||
3'b001: p1_data_p_3 <= {p1_data_a_1p_s[17:0], 6'd0};
|
||||
3'b010: p1_data_p_3 <= {p1_data_a_1p_s[17:0], 6'd0};
|
||||
3'b101: p1_data_p_3 <= {p1_data_a_1n_s[17:0], 6'd0};
|
||||
3'b110: p1_data_p_3 <= {p1_data_a_1n_s[17:0], 6'd0};
|
||||
default: p1_data_p_3 <= 24'd0;
|
||||
endcase
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||||
case (data_b[7])
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||||
1'b1: p1_data_p_4 <= {p1_data_a_1p_s[15:0], 8'd0};
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||||
default: p1_data_p_4 <= 24'd0;
|
||||
endcase
|
||||
end
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||||
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||||
// pipe line stage 2, get the sum (intermediate 5 -> 2)
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||||
always @(posedge clk) begin
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||||
p2_sign <= p1_sign;
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||||
p2_ddata <= p1_ddata;
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||||
p2_data_p_0 <= p1_data_p_0 + p1_data_p_1 + p1_data_p_4;
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||||
p2_data_p_1 <= p1_data_p_2 + p1_data_p_3;
|
||||
sign_p <= p2_sign;
|
||||
end
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||||
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||||
// pipe line stage 2, get the sum (final 2 -> 1)
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||||
assign data_p = {sign_p, data_p_s[23:0]};
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||||
always @(posedge clk) begin
|
||||
p3_sign <= p2_sign;
|
||||
p3_ddata <= p2_ddata;
|
||||
p3_data_p_0 <= p2_data_p_0 + p2_data_p_1;
|
||||
end
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||||
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||||
// output registers (truncation occurs after addition, see ad_csc_1_add.v)
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||||
always @(posedge clk) begin
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||||
ddata_out <= p3_ddata;
|
||||
data_p <= {p3_sign, p3_data_p_0};
|
||||
end
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||||
MULT_MACRO #(
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||||
.LATENCY (3),
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||||
.WIDTH_A (17),
|
||||
.WIDTH_B (9))
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||||
MULT_MACRO_inst (
|
||||
.CE (1'b1),
|
||||
.RST (1'b0),
|
||||
.CLK (clk),
|
||||
.A ({1'b0, data_a[15:0]}),
|
||||
.B ({1'b0, data_b}),
|
||||
.P (data_p_s));
|
||||
|
||||
endmodule
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||||
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||||
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@ -76,6 +76,8 @@ module ad_dcfilter (
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|||
reg [15:0] dc_offset_d = 'd0;
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||||
reg valid_d = 'd0;
|
||||
reg [15:0] data_d = 'd0;
|
||||
reg valid_2d = 'd0;
|
||||
reg [15:0] data_2d = 'd0;
|
||||
reg valid_out = 'd0;
|
||||
reg [15:0] data_out = 'd0;
|
||||
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||||
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@ -93,9 +95,11 @@ module ad_dcfilter (
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|||
if (valid == 1'b1) begin
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||||
data_d <= data + dcfilt_offset;
|
||||
end
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||||
valid_2d <= valid_d;
|
||||
data_2d <= data_d - dc_offset;
|
||||
if (dcfilt_enb == 1'b1) begin
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||||
valid_out <= valid_d;
|
||||
data_out <= data_d - dc_offset;
|
||||
valid_out <= valid_2d;
|
||||
data_out <= data_2d;
|
||||
end else begin
|
||||
valid_out <= valid_d;
|
||||
data_out <= data_d;
|
||||
|
|
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|||
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@ -74,175 +74,35 @@ module ad_mul_u16 (
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|||
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||||
// internal registers
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||||
reg [DW:0] ddata_in_d = 'd0;
|
||||
reg [16:0] data_a_p = 'd0;
|
||||
reg [16:0] data_a_n = 'd0;
|
||||
reg [15:0] data_b_d = 'd0;
|
||||
reg [DW:0] p1_ddata = 'd0;
|
||||
reg [31:0] p1_data_p_0 = 'd0;
|
||||
reg [31:0] p1_data_p_1 = 'd0;
|
||||
reg [31:0] p1_data_p_2 = 'd0;
|
||||
reg [31:0] p1_data_p_3 = 'd0;
|
||||
reg [31:0] p1_data_p_4 = 'd0;
|
||||
reg [31:0] p1_data_p_5 = 'd0;
|
||||
reg [31:0] p1_data_p_6 = 'd0;
|
||||
reg [31:0] p1_data_p_7 = 'd0;
|
||||
reg [31:0] p1_data_p_8 = 'd0;
|
||||
reg [DW:0] p2_ddata = 'd0;
|
||||
reg [31:0] p2_data_p_0 = 'd0;
|
||||
reg [31:0] p2_data_p_1 = 'd0;
|
||||
reg [31:0] p2_data_p_2 = 'd0;
|
||||
reg [31:0] p2_data_p_3 = 'd0;
|
||||
reg [31:0] p2_data_p_4 = 'd0;
|
||||
reg [DW:0] p3_ddata = 'd0;
|
||||
reg [31:0] p3_data_p_0 = 'd0;
|
||||
reg [31:0] p3_data_p_1 = 'd0;
|
||||
reg [31:0] p3_data_p_2 = 'd0;
|
||||
reg [DW:0] p4_ddata = 'd0;
|
||||
reg [31:0] p4_data_p_0 = 'd0;
|
||||
reg [31:0] p4_data_p_1 = 'd0;
|
||||
reg [DW:0] ddata_out = 'd0;
|
||||
reg [31:0] data_p = 'd0;
|
||||
|
||||
// internal signals
|
||||
|
||||
wire [16:0] data_a_p_17_s;
|
||||
wire [16:0] data_a_n_17_s;
|
||||
wire [31:0] p1_data_a_1p_s;
|
||||
wire [31:0] p1_data_a_1n_s;
|
||||
wire [31:0] p1_data_a_2p_s;
|
||||
wire [31:0] p1_data_a_2n_s;
|
||||
wire [33:0] data_p_s;
|
||||
|
||||
// pipe line stage 0, get the two's complement versions
|
||||
|
||||
assign data_a_p_17_s = {1'b0, data_a};
|
||||
assign data_a_n_17_s = ~data_a_p_17_s + 1'b1;
|
||||
|
||||
always @(posedge clk) begin
|
||||
ddata_in_d <= ddata_in;
|
||||
data_a_p <= data_a_p_17_s;
|
||||
data_a_n <= data_a_n_17_s;
|
||||
data_b_d <= data_b;
|
||||
end
|
||||
|
||||
// pipe line stage 1, get the partial products
|
||||
|
||||
assign p1_data_a_1p_s = {{15{data_a_p[16]}}, data_a_p};
|
||||
assign p1_data_a_1n_s = {{15{data_a_n[16]}}, data_a_n};
|
||||
assign p1_data_a_2p_s = {{14{data_a_p[16]}}, data_a_p, 1'b0};
|
||||
assign p1_data_a_2n_s = {{14{data_a_n[16]}}, data_a_n, 1'b0};
|
||||
|
||||
always @(posedge clk) begin
|
||||
p1_ddata <= ddata_in_d;
|
||||
case (data_b_d[1:0])
|
||||
2'b11: p1_data_p_0 <= p1_data_a_1n_s;
|
||||
2'b10: p1_data_p_0 <= p1_data_a_2n_s;
|
||||
2'b01: p1_data_p_0 <= p1_data_a_1p_s;
|
||||
default: p1_data_p_0 <= 32'd0;
|
||||
endcase
|
||||
case (data_b_d[3:1])
|
||||
3'b011: p1_data_p_1 <= {p1_data_a_2p_s[29:0], 2'd0};
|
||||
3'b100: p1_data_p_1 <= {p1_data_a_2n_s[29:0], 2'd0};
|
||||
3'b001: p1_data_p_1 <= {p1_data_a_1p_s[29:0], 2'd0};
|
||||
3'b010: p1_data_p_1 <= {p1_data_a_1p_s[29:0], 2'd0};
|
||||
3'b101: p1_data_p_1 <= {p1_data_a_1n_s[29:0], 2'd0};
|
||||
3'b110: p1_data_p_1 <= {p1_data_a_1n_s[29:0], 2'd0};
|
||||
default: p1_data_p_1 <= 32'd0;
|
||||
endcase
|
||||
case (data_b_d[5:3])
|
||||
3'b011: p1_data_p_2 <= {p1_data_a_2p_s[27:0], 4'd0};
|
||||
3'b100: p1_data_p_2 <= {p1_data_a_2n_s[27:0], 4'd0};
|
||||
3'b001: p1_data_p_2 <= {p1_data_a_1p_s[27:0], 4'd0};
|
||||
3'b010: p1_data_p_2 <= {p1_data_a_1p_s[27:0], 4'd0};
|
||||
3'b101: p1_data_p_2 <= {p1_data_a_1n_s[27:0], 4'd0};
|
||||
3'b110: p1_data_p_2 <= {p1_data_a_1n_s[27:0], 4'd0};
|
||||
default: p1_data_p_2 <= 32'd0;
|
||||
endcase
|
||||
case (data_b_d[7:5])
|
||||
3'b011: p1_data_p_3 <= {p1_data_a_2p_s[25:0], 6'd0};
|
||||
3'b100: p1_data_p_3 <= {p1_data_a_2n_s[25:0], 6'd0};
|
||||
3'b001: p1_data_p_3 <= {p1_data_a_1p_s[25:0], 6'd0};
|
||||
3'b010: p1_data_p_3 <= {p1_data_a_1p_s[25:0], 6'd0};
|
||||
3'b101: p1_data_p_3 <= {p1_data_a_1n_s[25:0], 6'd0};
|
||||
3'b110: p1_data_p_3 <= {p1_data_a_1n_s[25:0], 6'd0};
|
||||
default: p1_data_p_3 <= 32'd0;
|
||||
endcase
|
||||
case (data_b_d[9:7])
|
||||
3'b011: p1_data_p_4 <= {p1_data_a_2p_s[23:0], 8'd0};
|
||||
3'b100: p1_data_p_4 <= {p1_data_a_2n_s[23:0], 8'd0};
|
||||
3'b001: p1_data_p_4 <= {p1_data_a_1p_s[23:0], 8'd0};
|
||||
3'b010: p1_data_p_4 <= {p1_data_a_1p_s[23:0], 8'd0};
|
||||
3'b101: p1_data_p_4 <= {p1_data_a_1n_s[23:0], 8'd0};
|
||||
3'b110: p1_data_p_4 <= {p1_data_a_1n_s[23:0], 8'd0};
|
||||
default: p1_data_p_4 <= 32'd0;
|
||||
endcase
|
||||
case (data_b_d[11:9])
|
||||
3'b011: p1_data_p_5 <= {p1_data_a_2p_s[21:0], 10'd0};
|
||||
3'b100: p1_data_p_5 <= {p1_data_a_2n_s[21:0], 10'd0};
|
||||
3'b001: p1_data_p_5 <= {p1_data_a_1p_s[21:0], 10'd0};
|
||||
3'b010: p1_data_p_5 <= {p1_data_a_1p_s[21:0], 10'd0};
|
||||
3'b101: p1_data_p_5 <= {p1_data_a_1n_s[21:0], 10'd0};
|
||||
3'b110: p1_data_p_5 <= {p1_data_a_1n_s[21:0], 10'd0};
|
||||
default: p1_data_p_5 <= 32'd0;
|
||||
endcase
|
||||
case (data_b_d[13:11])
|
||||
3'b011: p1_data_p_6 <= {p1_data_a_2p_s[19:0], 12'd0};
|
||||
3'b100: p1_data_p_6 <= {p1_data_a_2n_s[19:0], 12'd0};
|
||||
3'b001: p1_data_p_6 <= {p1_data_a_1p_s[19:0], 12'd0};
|
||||
3'b010: p1_data_p_6 <= {p1_data_a_1p_s[19:0], 12'd0};
|
||||
3'b101: p1_data_p_6 <= {p1_data_a_1n_s[19:0], 12'd0};
|
||||
3'b110: p1_data_p_6 <= {p1_data_a_1n_s[19:0], 12'd0};
|
||||
default: p1_data_p_6 <= 32'd0;
|
||||
endcase
|
||||
case (data_b_d[15:13])
|
||||
3'b011: p1_data_p_7 <= {p1_data_a_2p_s[17:0], 14'd0};
|
||||
3'b100: p1_data_p_7 <= {p1_data_a_2n_s[17:0], 14'd0};
|
||||
3'b001: p1_data_p_7 <= {p1_data_a_1p_s[17:0], 14'd0};
|
||||
3'b010: p1_data_p_7 <= {p1_data_a_1p_s[17:0], 14'd0};
|
||||
3'b101: p1_data_p_7 <= {p1_data_a_1n_s[17:0], 14'd0};
|
||||
3'b110: p1_data_p_7 <= {p1_data_a_1n_s[17:0], 14'd0};
|
||||
default: p1_data_p_7 <= 32'd0;
|
||||
endcase
|
||||
case (data_b_d[15])
|
||||
1'b1: p1_data_p_8 <= {p1_data_a_1p_s[15:0], 16'd0};
|
||||
default: p1_data_p_8 <= 32'd0;
|
||||
endcase
|
||||
end
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||||
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||||
// pipe line stage 2, sum (intermediate 9 -> 5)
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||||
// a/b reg, m-reg, p-reg delay match
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||||
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||||
always @(posedge clk) begin
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||||
p1_ddata <= ddata_in;
|
||||
p2_ddata <= p1_ddata;
|
||||
p2_data_p_0 <= p1_data_p_0 + p1_data_p_1;
|
||||
p2_data_p_1 <= p1_data_p_2 + p1_data_p_3;
|
||||
p2_data_p_2 <= p1_data_p_4 + p1_data_p_5;
|
||||
p2_data_p_3 <= p1_data_p_6 + p1_data_p_7;
|
||||
p2_data_p_4 <= p1_data_p_8;
|
||||
ddata_out <= p2_ddata;
|
||||
end
|
||||
|
||||
// pipe line stage 3, sum (intermediate 5 -> 3)
|
||||
assign data_p = data_p_s[31:0];
|
||||
|
||||
always @(posedge clk) begin
|
||||
p3_ddata <= p2_ddata;
|
||||
p3_data_p_0 <= p2_data_p_0 + p2_data_p_4;
|
||||
p3_data_p_1 <= p2_data_p_1 + p2_data_p_2;
|
||||
p3_data_p_2 <= p2_data_p_3;
|
||||
end
|
||||
|
||||
// pipe line stage 4, sum (intermediate 3 -> 2)
|
||||
|
||||
always @(posedge clk) begin
|
||||
p4_ddata <= p3_ddata;
|
||||
p4_data_p_0 <= p3_data_p_0 + p3_data_p_2;
|
||||
p4_data_p_1 <= p3_data_p_1;
|
||||
end
|
||||
|
||||
// piple line stage 5, output registers
|
||||
|
||||
always @(posedge clk) begin
|
||||
ddata_out <= p4_ddata;
|
||||
data_p <= p4_data_p_0 + p4_data_p_1;
|
||||
end
|
||||
MULT_MACRO #(
|
||||
.LATENCY (3),
|
||||
.WIDTH_A (17),
|
||||
.WIDTH_B (17))
|
||||
MULT_MACRO_inst (
|
||||
.CE (1'b1),
|
||||
.RST (1'b0),
|
||||
.CLK (clk),
|
||||
.A ({1'b0, data_a}),
|
||||
.B ({1'b0, data_b}),
|
||||
.P (data_p_s));
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||||
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||||
endmodule
|
||||
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||||
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