ad9625: added multi-sync support
parent
5189d200e7
commit
87bec07a22
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@ -56,6 +56,9 @@ module axi_ad9625 (
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adc_dovf,
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adc_dovf,
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adc_dunf,
|
adc_dunf,
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adc_enable,
|
adc_enable,
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||||||
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adc_sref,
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||||||
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adc_raddr_in,
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adc_raddr_out,
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// axi interface
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// axi interface
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@ -77,12 +80,7 @@ module axi_ad9625 (
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s_axi_rvalid,
|
s_axi_rvalid,
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s_axi_rresp,
|
s_axi_rresp,
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s_axi_rdata,
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s_axi_rdata,
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s_axi_rready,
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s_axi_rready);
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// debug signals
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adc_mon_valid,
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adc_mon_data);
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parameter PCORE_ID = 0;
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parameter PCORE_ID = 0;
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||||||
parameter PCORE_DEVICE_TYPE = 0;
|
parameter PCORE_DEVICE_TYPE = 0;
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||||||
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@ -106,6 +104,9 @@ module axi_ad9625 (
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input adc_dovf;
|
input adc_dovf;
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input adc_dunf;
|
input adc_dunf;
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output adc_enable;
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output adc_enable;
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output [ 15:0] adc_sref;
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input [ 3:0] adc_raddr_in;
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output [ 3:0] adc_raddr_out;
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// axi interface
|
// axi interface
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@ -129,11 +130,6 @@ module axi_ad9625 (
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output [ 31:0] s_axi_rdata;
|
output [ 31:0] s_axi_rdata;
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input s_axi_rready;
|
input s_axi_rready;
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// debug signals
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output adc_mon_valid;
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output [191:0] adc_mon_data;
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// internal registers
|
// internal registers
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reg adc_dsync = 'd0;
|
reg adc_dsync = 'd0;
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@ -171,11 +167,6 @@ module axi_ad9625 (
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||||||
assign up_clk = s_axi_aclk;
|
assign up_clk = s_axi_aclk;
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||||||
assign up_rstn = s_axi_aresetn;
|
assign up_rstn = s_axi_aresetn;
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||||||
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// monitor signals
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||||||
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assign adc_mon_valid = 1'b1;
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assign adc_mon_data = adc_data_s;
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// adc channels - dma interface
|
// adc channels - dma interface
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||||||
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||||||
always @(posedge adc_clk) begin
|
always @(posedge adc_clk) begin
|
||||||
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@ -198,14 +189,17 @@ module axi_ad9625 (
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||||||
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||||||
// main (device interface)
|
// main (device interface)
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||||||
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axi_ad9625_if i_if (
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axi_ad9625_if #(.PCORE_ID(PCORE_ID)) i_if (
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.rx_clk (rx_clk),
|
.rx_clk (rx_clk),
|
||||||
.rx_data (rx_data),
|
.rx_data (rx_data),
|
||||||
.adc_clk (adc_clk),
|
.adc_clk (adc_clk),
|
||||||
.adc_rst (adc_rst),
|
.adc_rst (adc_rst),
|
||||||
.adc_data (adc_data_s),
|
.adc_data (adc_data_s),
|
||||||
.adc_or (adc_or_s),
|
.adc_or (adc_or_s),
|
||||||
.adc_status (adc_status_s));
|
.adc_status (adc_status_s),
|
||||||
|
.adc_sref (adc_sref),
|
||||||
|
.adc_raddr_in (adc_raddr_in),
|
||||||
|
.adc_raddr_out (adc_raddr_out));
|
||||||
|
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||||||
// channel
|
// channel
|
||||||
|
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||||||
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@ -54,7 +54,12 @@ module axi_ad9625_if (
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||||||
adc_rst,
|
adc_rst,
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||||||
adc_data,
|
adc_data,
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||||||
adc_or,
|
adc_or,
|
||||||
adc_status);
|
adc_status,
|
||||||
|
adc_sref,
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||||||
|
adc_raddr_in,
|
||||||
|
adc_raddr_out);
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||||||
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||||||
|
parameter PCORE_ID = 0;
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||||||
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||||||
// jesd interface
|
// jesd interface
|
||||||
// rx_clk is ref_clk/4
|
// rx_clk is ref_clk/4
|
||||||
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@ -69,13 +74,27 @@ module axi_ad9625_if (
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||||||
output [191:0] adc_data;
|
output [191:0] adc_data;
|
||||||
output adc_or;
|
output adc_or;
|
||||||
output adc_status;
|
output adc_status;
|
||||||
|
output [ 15:0] adc_sref;
|
||||||
|
input [ 3:0] adc_raddr_in;
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||||||
|
output [ 3:0] adc_raddr_out;
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||||||
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||||||
// internal registers
|
// internal registers
|
||||||
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||||||
|
reg [191:0] adc_data = 'd0;
|
||||||
|
reg [ 15:0] adc_sref = 'd0;
|
||||||
|
reg [191:0] adc_data_cur = 'd0;
|
||||||
|
reg [191:0] adc_data_prv = 'd0;
|
||||||
|
reg [ 3:0] adc_waddr = 'd0;
|
||||||
|
reg [ 3:0] adc_raddr_out = 'd0;
|
||||||
|
reg [191:0] adc_wdata = 'd0;
|
||||||
reg adc_status = 'd0;
|
reg adc_status = 'd0;
|
||||||
|
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||||||
// internal signals
|
// internal signals
|
||||||
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||||||
|
wire [191:0] adc_rdata_s;
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||||||
|
wire [ 3:0] adc_raddr_s;
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||||||
|
wire [ 15:0] adc_sref_s;
|
||||||
|
wire [191:0] adc_data_s;
|
||||||
wire [ 15:0] adc_data_s15_s;
|
wire [ 15:0] adc_data_s15_s;
|
||||||
wire [ 15:0] adc_data_s14_s;
|
wire [ 15:0] adc_data_s14_s;
|
||||||
wire [ 15:0] adc_data_s13_s;
|
wire [ 15:0] adc_data_s13_s;
|
||||||
|
@ -101,12 +120,59 @@ module axi_ad9625_if (
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||||||
wire [ 31:0] rx_data6_s;
|
wire [ 31:0] rx_data6_s;
|
||||||
wire [ 31:0] rx_data7_s;
|
wire [ 31:0] rx_data7_s;
|
||||||
|
|
||||||
|
// nothing much to do on clock & over-range
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||||||
|
|
||||||
assign adc_clk = rx_clk;
|
assign adc_clk = rx_clk;
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||||||
assign adc_or = 1'b0;
|
assign adc_or = 1'b0;
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||||||
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||||||
|
// synchronization mode, multiple instances
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|
assign adc_raddr_s = (PCORE_ID == 0) ? adc_raddr_out : adc_raddr_in;
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||||||
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always @(posedge rx_clk) begin
|
||||||
|
adc_data <= adc_rdata_s;
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||||||
|
if (adc_sref_s != 16'd0) begin
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||||||
|
adc_sref <= adc_sref_s;
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||||||
|
end
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||||||
|
adc_data_cur <= adc_data_s;
|
||||||
|
adc_data_prv <= adc_data_cur;
|
||||||
|
if (adc_sref_s == 16'd0) begin
|
||||||
|
adc_waddr <= adc_waddr + 1'b1;
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||||||
|
adc_raddr_out <= adc_raddr_out + 1'b1;
|
||||||
|
end else begin
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||||||
|
adc_waddr <= 4'h0;
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||||||
|
adc_raddr_out <= 4'h8;
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||||||
|
end
|
||||||
|
case (adc_sref)
|
||||||
|
16'h8000: adc_wdata <= {adc_data_cur[179:0], adc_data_prv[191:180]};
|
||||||
|
16'h4000: adc_wdata <= {adc_data_cur[167:0], adc_data_prv[191:168]};
|
||||||
|
16'h2000: adc_wdata <= {adc_data_cur[155:0], adc_data_prv[191:156]};
|
||||||
|
16'h1000: adc_wdata <= {adc_data_cur[143:0], adc_data_prv[191:144]};
|
||||||
|
16'h0800: adc_wdata <= {adc_data_cur[131:0], adc_data_prv[191:132]};
|
||||||
|
16'h0400: adc_wdata <= {adc_data_cur[119:0], adc_data_prv[191:120]};
|
||||||
|
16'h0200: adc_wdata <= {adc_data_cur[107:0], adc_data_prv[191:108]};
|
||||||
|
16'h0100: adc_wdata <= {adc_data_cur[ 95:0], adc_data_prv[191: 96]};
|
||||||
|
16'h0080: adc_wdata <= {adc_data_cur[ 83:0], adc_data_prv[191: 84]};
|
||||||
|
16'h0040: adc_wdata <= {adc_data_cur[ 71:0], adc_data_prv[191: 72]};
|
||||||
|
16'h0020: adc_wdata <= {adc_data_cur[ 59:0], adc_data_prv[191: 60]};
|
||||||
|
16'h0010: adc_wdata <= {adc_data_cur[ 47:0], adc_data_prv[191: 48]};
|
||||||
|
16'h0008: adc_wdata <= {adc_data_cur[ 35:0], adc_data_prv[191: 36]};
|
||||||
|
16'h0004: adc_wdata <= {adc_data_cur[ 23:0], adc_data_prv[191: 24]};
|
||||||
|
16'h0002: adc_wdata <= {adc_data_cur[ 11:0], adc_data_prv[191: 12]};
|
||||||
|
default: adc_wdata <= adc_data_prv;
|
||||||
|
endcase
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||||||
|
end
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||||||
|
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||||||
// samples only
|
// samples only
|
||||||
|
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||||||
assign adc_data = {adc_data_s15_s[11:0], adc_data_s14_s[11:0],
|
assign adc_sref_s = {adc_data_s15_s[14], adc_data_s14_s[14],
|
||||||
|
adc_data_s13_s[14], adc_data_s12_s[14], adc_data_s11_s[14],
|
||||||
|
adc_data_s10_s[14], adc_data_s09_s[14], adc_data_s08_s[14],
|
||||||
|
adc_data_s07_s[14], adc_data_s06_s[14], adc_data_s05_s[14],
|
||||||
|
adc_data_s04_s[14], adc_data_s03_s[14], adc_data_s02_s[14],
|
||||||
|
adc_data_s01_s[14], adc_data_s00_s[14]};
|
||||||
|
|
||||||
|
assign adc_data_s = {adc_data_s15_s[11:0], adc_data_s14_s[11:0],
|
||||||
adc_data_s13_s[11:0], adc_data_s12_s[11:0], adc_data_s11_s[11:0],
|
adc_data_s13_s[11:0], adc_data_s12_s[11:0], adc_data_s11_s[11:0],
|
||||||
adc_data_s10_s[11:0], adc_data_s09_s[11:0], adc_data_s08_s[11:0],
|
adc_data_s10_s[11:0], adc_data_s09_s[11:0], adc_data_s08_s[11:0],
|
||||||
adc_data_s07_s[11:0], adc_data_s06_s[11:0], adc_data_s05_s[11:0],
|
adc_data_s07_s[11:0], adc_data_s06_s[11:0], adc_data_s05_s[11:0],
|
||||||
|
@ -151,6 +217,17 @@ module axi_ad9625_if (
|
||||||
end
|
end
|
||||||
end
|
end
|
||||||
|
|
||||||
|
// alignment fifo
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||||||
|
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||||||
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ad_mem #(.ADDR_WIDTH(4), .DATA_WIDTH(192)) i_mem (
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.clka (rx_clk),
|
||||||
|
.wea (1'b1),
|
||||||
|
.addra (adc_waddr),
|
||||||
|
.dina (adc_wdata),
|
||||||
|
.clkb (rx_clk),
|
||||||
|
.addrb (adc_raddr_s),
|
||||||
|
.doutb (adc_rdata_s));
|
||||||
|
|
||||||
endmodule
|
endmodule
|
||||||
|
|
||||||
// ***************************************************************************
|
// ***************************************************************************
|
||||||
|
|
|
@ -6,6 +6,7 @@ source $ad_hdl_dir/library/scripts/adi_ip.tcl
|
||||||
adi_ip_create axi_ad9625
|
adi_ip_create axi_ad9625
|
||||||
adi_ip_files axi_ad9625 [list \
|
adi_ip_files axi_ad9625 [list \
|
||||||
"$ad_hdl_dir/library/common/ad_rst.v" \
|
"$ad_hdl_dir/library/common/ad_rst.v" \
|
||||||
|
"$ad_hdl_dir/library/common/ad_mem.v" \
|
||||||
"$ad_hdl_dir/library/common/ad_datafmt.v" \
|
"$ad_hdl_dir/library/common/ad_datafmt.v" \
|
||||||
"$ad_hdl_dir/library/common/up_axi.v" \
|
"$ad_hdl_dir/library/common/up_axi.v" \
|
||||||
"$ad_hdl_dir/library/common/up_xfer_cntrl.v" \
|
"$ad_hdl_dir/library/common/up_xfer_cntrl.v" \
|
||||||
|
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