libary: util_jesd_align- signal tap interface
parent
7e08ff0422
commit
8a52631189
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@ -45,11 +45,16 @@ module util_jesd_align (
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rx_ip_sof,
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rx_ip_sof,
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rx_ip_data,
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rx_ip_data,
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rx_sof,
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rx_sof,
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rx_data);
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rx_data,
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rx_st_valid,
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rx_st_data);
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// parameters
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// parameters
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parameter NUM_OF_LANES = 2;
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parameter NUM_OF_LANES = 2;
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parameter ST_VALID_WIDTH = 1;
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parameter ST_DATA_WIDTH = 128;
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// xcvr interface
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// xcvr interface
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@ -59,8 +64,19 @@ module util_jesd_align (
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output [((NUM_OF_LANES* 1)-1):0] rx_sof;
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output [((NUM_OF_LANES* 1)-1):0] rx_sof;
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output [((NUM_OF_LANES*32)-1):0] rx_data;
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output [((NUM_OF_LANES*32)-1):0] rx_data;
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output [(ST_VALID_WIDTH-1):0] rx_st_valid;
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output [(ST_DATA_WIDTH-1):0] rx_st_data;
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// internal signals
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wire [((NUM_OF_LANES*64)+3):0] rx_st_data_s;
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// only for altera, xcvr+jesd do not frame align
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// only for altera, xcvr+jesd do not frame align
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assign rx_st_data_s = {rx_ip_sof, rx_ip_data, rx_data};
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assign rx_st_data = rx_st_data_s[(ST_DATA_WIDTH-1):0];
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assign rx_st_valid = 'd1;
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genvar n;
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genvar n;
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generate
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generate
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for (n = 0; n < NUM_OF_LANES; n = n + 1) begin: g_lane
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for (n = 0; n < NUM_OF_LANES; n = n + 1) begin: g_lane
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@ -27,6 +27,20 @@ set_parameter_property NUM_OF_LANES TYPE INTEGER
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set_parameter_property NUM_OF_LANES UNITS None
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set_parameter_property NUM_OF_LANES UNITS None
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set_parameter_property NUM_OF_LANES HDL_PARAMETER true
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set_parameter_property NUM_OF_LANES HDL_PARAMETER true
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add_parameter ST_VALID_WIDTH INTEGER 0
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set_parameter_property ST_VALID_WIDTH DEFAULT_VALUE 1
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set_parameter_property ST_VALID_WIDTH DISPLAY_NAME ST_VALID_WIDTH
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set_parameter_property ST_VALID_WIDTH TYPE INTEGER
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set_parameter_property ST_VALID_WIDTH UNITS None
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set_parameter_property ST_VALID_WIDTH HDL_PARAMETER true
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add_parameter ST_DATA_WIDTH INTEGER 0
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set_parameter_property ST_DATA_WIDTH DEFAULT_VALUE 32
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set_parameter_property ST_DATA_WIDTH DISPLAY_NAME ST_DATA_WIDTH
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set_parameter_property ST_DATA_WIDTH TYPE INTEGER
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set_parameter_property ST_DATA_WIDTH UNITS None
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set_parameter_property ST_DATA_WIDTH HDL_PARAMETER true
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# transceiver interface
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# transceiver interface
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add_interface if_rx_clk clock end
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add_interface if_rx_clk clock end
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@ -41,6 +55,11 @@ add_interface_port if_rx_data rx_data data Output 32*NUM_OF_LANES
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ad_alt_intf signal rx_ip_sof input 4 export
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ad_alt_intf signal rx_ip_sof input 4 export
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ad_alt_intf signal rx_sof output NUM_OF_LANES export
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ad_alt_intf signal rx_sof output NUM_OF_LANES export
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add_interface if_rx_st conduit end
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set_interface_property if_rx_st associatedClock if_rx_clk
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add_interface_port if_rx_st rx_st_valid acq_trigger_in output ST_VALID_WIDTH
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add_interface_port if_rx_st rx_st_data acq_data_in output ST_DATA_WIDTH
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proc p_util_jesd_align {} {
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proc p_util_jesd_align {} {
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set p_num_of_lanes [get_parameter_value "NUM_OF_LANES"]
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set p_num_of_lanes [get_parameter_value "NUM_OF_LANES"]
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