util_dacfifo: General clean up of the IO, input/output data has the same width
Istvan Csomortani
parent
0613dca0b7
commit
a7c96fdac8
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@ -41,262 +41,111 @@
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module util_dacfifo (
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// DMA interface
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// FIFO read interface
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rd_fifo_clk, // should be connected to a lower system clock
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rd_fifo_rst,
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rd_fifo_en,
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rd_fifo_valid,
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rd_fifo_data,
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rd_fifo_underflow,
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rd_fifo_xfer_req,
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dma_clk,
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dma_rst,
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dma_valid,
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dma_data,
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dma_ready,
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dma_xfer_req,
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dma_xfer_last,
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// AXIS Slave interface (connection with DMAC)
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// DAC interface
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s_axis_aclk,
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s_axis_aresetn,
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s_axis_ready,
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||||
s_axis_valid,
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s_axis_data,
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||||
s_axis_last,
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// FIFO write interface (connection with upack/DAC)
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wr_fifo_clk, // should be connected to the dac clock
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wr_fifo_valid,
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wr_fifo_sync,
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wr_fifo_data
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dac_clk,
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dac_valid,
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dac_data
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);
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// parameters
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parameter RD_INTERFACE_MODE = 0;
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// depth of the FIFO
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parameter FIFO_WADDR_WIDTH = 6;
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// read/write interface data width
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parameter FIFO_RDATA_WIDTH = 64; // should be less or equal to FIFO_WDATA_WIDTH
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parameter FIFO_WDATA_WIDTH = 128;
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parameter ADDR_WIDTH = 6;
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parameter DATA_WIDTH = 128;
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// local parameters
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// supported ratios with the write interface are 1:1, 1:2, 1:4, 1:8
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localparam IF_RATIO = FIFO_WDATA_WIDTH/FIFO_RDATA_WIDTH;
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// FSM state definitions
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localparam IDLE = 0;
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localparam READ = 1;
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// interface type definitions
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localparam RD_FIFO_IF = 0;
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localparam S_AXIS_IF = 1;
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// port definitions
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// RD FIFO interface
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input rd_fifo_clk;
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input rd_fifo_rst;
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output rd_fifo_en;
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input rd_fifo_valid;
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input [(FIFO_RDATA_WIDTH-1):0] rd_fifo_data;
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||||
input rd_fifo_underflow;
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input rd_fifo_xfer_req;
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// DMA interface
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// Slave AXI Stream interface
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input s_axis_aclk;
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||||
input s_axis_aresetn;
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||||
input s_axis_valid;
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||||
input [(FIFO_RDATA_WIDTH-1):0] s_axis_data;
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||||
input s_axis_last;
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||||
output s_axis_ready;
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input dma_clk;
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input dma_rst;
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input dma_valid;
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input [(DATA_WIDTH-1):0] dma_data;
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output dma_ready;
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input dma_xfer_req;
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input dma_xfer_last;
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// WR FIFO interface
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input wr_fifo_clk;
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||||
input wr_fifo_valid;
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||||
input wr_fifo_sync;
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||||
output [(FIFO_WDATA_WIDTH-1):0] wr_fifo_data;
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||||
// DAC interface
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||||
input dac_clk;
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||||
input dac_valid;
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||||
output [(DATA_WIDTH-1):0] dac_data;
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||||
// internal registers
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||||
reg [FIFO_WADDR_WIDTH-1:0] fifo_waddr = 'h0;
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||||
reg [(FIFO_RDATA_WIDTH*IF_RATIO)-1:0] fifo_rdata = 'h0;
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||||
reg [(ADDR_WIDTH-1):0] dma_waddr = 'b0;
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||||
reg [(ADDR_WIDTH-1):0] dma_lastaddr = 'b0;
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||||
reg dma_xfer_req_ff = 1'b0;
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||||
reg dma_ready = 1'b0;
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||||
reg [FIFO_WDATA_WIDTH-1:0] wr_fifo_data = 'h0;
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||||
reg rd_en = 1'b0;
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||||
reg fifo_ren = 1'b0;
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||||
reg [FIFO_WADDR_WIDTH-1:0] fifo_maxraddr = {FIFO_WADDR_WIDTH{1'b1}};
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||||
reg [FIFO_WADDR_WIDTH-1:0] fifo_raddr = 'h0;
|
||||
reg [FIFO_WADDR_WIDTH-1:0] fifo_raddr_ff = 'h0;
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||||
reg [ 2:0] fifo_rdata_count = 3'h0;
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||||
reg fifo_state = IDLE;
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reg fifo_next_state = IDLE;
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||||
reg [(ADDR_WIDTH-1):0] dac_raddr = 'b0;
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||||
reg [(DATA_WIDTH-1):0] dac_data = 'b0;
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||||
// internal wires
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||||
wire dma_wren;
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||||
wire [(DATA_WIDTH-1):0] dac_data_s;
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||||
// common read interface
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||||
wire rd_clk;
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||||
wire rd_rst;
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||||
wire rd_ready; // or could be rd_en
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||||
wire [FIFO_RDATA_WIDTH-1:0] rd_data;
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||||
wire rd_valid;
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||||
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||||
wire [FIFO_WDATA_WIDTH-1:0] fifo_wdata_s;
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||||
// define the common read interface
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||||
generate if (RD_INTERFACE_MODE == RD_FIFO_IF) begin
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assign rd_clk = rd_fifo_clk;
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||||
assign rd_rst = rd_fifo_rst;
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||||
assign rd_data = rd_fifo_data;
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||||
assign rd_valid = rd_fifo_valid;
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||||
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||||
assign rd_fifo_en = rd_ready;
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||||
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end else begin // if (RD_INTERFACE_MODE == S_AXIS_IF)
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assign rd_clk = s_axis_aclk;
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assign rd_rst = ~s_axis_aresetn;
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assign rd_data = s_axis_data;
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assign rd_valid = s_axis_valid;
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||||
assign s_axis_ready = rd_ready;
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||||
end
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endgenerate
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// **** Define FIFO state machine ****
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// in <IDLE> the FIFO writes data into DAC
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// in <READ> the FIFO is loaded with data through the S_AXIS interface,
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// the FIFO write interface sending NULLs to the DAC during the read process
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always @(posedge rd_clk) begin
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||||
if(rd_rst == 1) begin
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||||
fifo_state <= IDLE;
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// write interface
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||||
always @(posedge dma_clk) begin
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||||
if(dma_rst == 1'b1) begin
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||||
dma_ready <= 1'b0;
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||||
dma_xfer_req_ff <= 1'b0;
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||||
end else begin
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||||
fifo_state <= fifo_next_state;
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||||
dma_ready <= 1'b1; // Fifo is always ready
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||||
dma_xfer_req_ff <= dma_xfer_req;
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||||
end
|
||||
end
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// next state logic
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||||
generate if (RD_INTERFACE_MODE == RD_FIFO_IF) begin
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always @(rd_valid or rd_fifo_xfer_req) begin
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||||
case (fifo_state)
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||||
IDLE: begin
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||||
if((rd_valid == 1) && (rd_fifo_xfer_req == 1))
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||||
fifo_next_state <= READ;
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||||
end
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||||
READ: begin
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||||
if(rd_fifo_xfer_req == 0)
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||||
fifo_next_state <= IDLE;
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||||
end
|
||||
endcase
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||||
end
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||||
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||||
end else begin // if (RD_INTERFACE_MODE == S_AXIS_IF)
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||||
always @(rd_valid or s_axis_last) begin
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||||
case (fifo_state)
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||||
IDLE: begin
|
||||
if(rd_valid == 1)
|
||||
fifo_next_state <= READ;
|
||||
end
|
||||
READ: begin
|
||||
if((rd_valid == 1) && (s_axis_last == 1))
|
||||
fifo_next_state <= IDLE;
|
||||
end
|
||||
endcase
|
||||
end
|
||||
|
||||
end
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endgenerate
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// FIFO is always ready to accept data from memory
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assign rd_ready = 1;
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// adjust the RD data width to the WR data width
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generate if (IF_RATIO > 1) begin
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always @(posedge rd_clk) begin
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if(s_axis_valid == 1) begin
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fifo_rdata <= {s_axis_data, fifo_rdata[((IF_RATIO * FIFO_RDATA_WIDTH)-1):FIFO_RDATA_WIDTH]};
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||||
fifo_rdata_count <= (fifo_rdata_count < (IF_RATIO - 1)) ? (fifo_rdata_count + 1) : 3'h0;
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||||
end
|
||||
end
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||||
|
||||
end else begin
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||||
always @(posedge rd_clk) begin
|
||||
if(s_axis_valid == 1) begin
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||||
fifo_rdata <= s_axis_data;
|
||||
end
|
||||
fifo_rdata_count <= 3'b0;
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||||
end
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||||
|
||||
end
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endgenerate
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// generate address for the incoming data
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always @(posedge rd_clk) begin
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||||
if(fifo_state == IDLE) begin
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fifo_raddr <= 'b0;
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always @(posedge dma_clk) begin
|
||||
if(dma_rst == 1'b1) begin
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||||
dma_waddr <= 'b0;
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||||
dma_lastaddr <= {ADDR_WIDTH{1'b1}};
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||||
end else begin
|
||||
fifo_raddr <= (fifo_ren == 1) ? (fifo_raddr + 1) : fifo_raddr;
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end
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fifo_raddr_ff <= fifo_raddr;
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end
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// save the last valid address
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generate if (RD_INTERFACE_MODE == RD_FIFO_IF) begin
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always @(posedge rd_clk) begin
|
||||
if(rd_fifo_xfer_req == 0) begin
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||||
fifo_maxraddr <= fifo_raddr;
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||||
if (dma_valid && dma_xfer_req) begin
|
||||
dma_waddr <= dma_waddr + 1;
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||||
end
|
||||
if (dma_xfer_last) begin
|
||||
dma_lastaddr <= dma_waddr;
|
||||
dma_waddr <= 'b0;
|
||||
end
|
||||
end
|
||||
end
|
||||
|
||||
end else begin // if (RD_INTERFACE_MODE == S_AXIS_IF)
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||||
assign dma_wren = dma_valid & dma_xfer_req;
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||||
always @(posedge rd_clk) begin
|
||||
if((rd_valid == 1) && (s_axis_last == 1)) begin
|
||||
fifo_maxraddr <= fifo_raddr;
|
||||
end
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||||
// read interface
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||||
always @(posedge dac_clk) begin
|
||||
if(dac_valid == 1'b1) begin
|
||||
dac_raddr <= (dac_raddr < dma_lastaddr) ? (dac_raddr + 1) : 'b0;
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end
|
||||
|
||||
end
|
||||
endgenerate
|
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||||
// generate wren for the incoming data
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always @(posedge rd_clk) begin
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||||
fifo_ren <= (fifo_rdata_count == (IF_RATIO - 1)) ? rd_valid : 1'b0;
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dac_data <= dac_data_s;
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||||
end
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// write interface, FIFO writes data to DAC when its state is IDLE
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||||
always @(posedge wr_fifo_clk) begin
|
||||
if(fifo_state == IDLE) begin
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||||
fifo_waddr <= (fifo_waddr < fifo_maxraddr) ? (fifo_waddr + 1) : 'b0;
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||||
end else begin
|
||||
fifo_waddr <= 'b0;
|
||||
end
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||||
wr_fifo_data <= fifo_wdata_s;
|
||||
end
|
||||
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||||
// memory instantiation
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ad_mem #(
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.ADDR_WIDTH (FIFO_WADDR_WIDTH),
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||||
.DATA_WIDTH (FIFO_WDATA_WIDTH))
|
||||
.ADDR_WIDTH (ADDR_WIDTH),
|
||||
.DATA_WIDTH (DATA_WIDTH))
|
||||
i_mem_fifo (
|
||||
.clka (rd_clk),
|
||||
.wea (fifo_ren),
|
||||
.addra (fifo_raddr_ff),
|
||||
.dina (fifo_rdata),
|
||||
.clkb (wr_fifo_clk),
|
||||
.addrb (fifo_waddr),
|
||||
.doutb (fifo_wdata_s));
|
||||
.clka (dma_clk),
|
||||
.wea (dma_wren),
|
||||
.addra (dma_waddr),
|
||||
.dina (dma_data),
|
||||
.clkb (dac_clk),
|
||||
.addrb (dac_raddr),
|
||||
.doutb (dac_data_s));
|
||||
|
||||
endmodule
|
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