usdrx1: remove constraints and other changes
Rejeesh Kutty
parent
4bdb3cd262
commit
adf4893a27
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@ -1,34 +1,9 @@
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create_clock -period "10.000 ns" -name n_clk_100m [get_ports {sys_clk}]
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create_clock -period "12.500 ns" -name n_clk_80m [get_ports {ref_clk}]
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create_clock -period "8.000 ns" -name n_eth_rx_clk_125m [get_ports {eth_rx_clk}]
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create_clock -period "8.000 ns" -name n_eth_tx_clk_125m [get_nets {eth_tx_clk}]
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#create_clock -period "80.000 ns" -name spi_clk [get_nets {system_bd:i_system_bd|system_bd_sys_spi:sys_spi|SCLK_reg}]
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derive_pll_clocks
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derive_clock_uncertainty
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set clk_100m [get_clocks {i_system_bd|sys_pll|altera_pll_i|general[0].gpll~PLL_OUTPUT_COUNTER|divclk}]
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set clk_166m [get_clocks {i_system_bd|sys_pll|altera_pll_i|general[1].gpll~PLL_OUTPUT_COUNTER|divclk}]
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set clk_125m [get_clocks {i_system_bd|sys_pll|altera_pll_i|general[2].gpll~PLL_OUTPUT_COUNTER|divclk}]
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set clk_25m [get_clocks {i_system_bd|sys_pll|altera_pll_i|general[3].gpll~PLL_OUTPUT_COUNTER|divclk}]
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set clk_2m5 [get_clocks {i_system_bd|sys_pll|altera_pll_i|general[4].gpll~PLL_OUTPUT_COUNTER|divclk}]
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set clk_rxlink [get_clocks {i_system_bd|sys_jesd204b_s1_pll|altera_pll_i|general[0].gpll~PLL_OUTPUT_COUNTER|divclk}]
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set_false_path -from {sys_resetn} -to *
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set_false_path -from $clk_100m -to $clk_166m
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set_false_path -from $clk_100m -to $clk_rxlink
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||||
set_false_path -from $clk_166m -to $clk_100m
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||||
set_false_path -from $clk_166m -to $clk_rxlink
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||||
set_false_path -from $clk_rxlink -to $clk_100m
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||||
set_false_path -from $clk_rxlink -to $clk_166m
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||||
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||||
set_false_path -from $clk_125m -to $clk_25m
|
||||
set_false_path -from $clk_125m -to $clk_2m5
|
||||
set_false_path -from $clk_25m -to $clk_125m
|
||||
set_false_path -from $clk_25m -to $clk_2m5
|
||||
set_false_path -from $clk_2m5 -to $clk_125m
|
||||
set_false_path -from $clk_2m5 -to $clk_25m
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@ -171,119 +171,115 @@ module system_top (
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// lane interface
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input ref_clk;
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input [ 7:0] rx_data;
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output rx_sysref;
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output rx_sync;
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input ref_clk;
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||||
input [ 7:0] rx_data;
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output rx_sysref;
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output rx_sync;
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// spi
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output spi_fout_enb_clk;
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||||
output spi_fout_enb_mlo;
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output spi_fout_enb_rst;
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||||
output spi_fout_enb_sync;
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||||
output spi_fout_enb_sysref;
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||||
output spi_fout_enb_trig;
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||||
output spi_fout_clk;
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||||
output spi_fout_sdio;
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output [ 3:0] spi_afe_csn;
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||||
output spi_afe_clk;
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||||
inout spi_afe_sdio;
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||||
output spi_clk_csn;
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||||
output spi_clk_clk;
|
||||
inout spi_clk_sdio;
|
||||
output spi_fout_enb_clk;
|
||||
output spi_fout_enb_mlo;
|
||||
output spi_fout_enb_rst;
|
||||
output spi_fout_enb_sync;
|
||||
output spi_fout_enb_sysref;
|
||||
output spi_fout_enb_trig;
|
||||
output spi_fout_clk;
|
||||
output spi_fout_sdio;
|
||||
output [ 3:0] spi_afe_csn;
|
||||
output spi_afe_clk;
|
||||
inout spi_afe_sdio;
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||||
output spi_clk_csn;
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||||
output spi_clk_clk;
|
||||
inout spi_clk_sdio;
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output afe_rst;
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output afe_trig;
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output afe_rst;
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output afe_trig;
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// gpio
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output dac_sleep;
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output [13:0] dac_data;
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output afe_pdn;
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output afe_stby;
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||||
output clk_resetn;
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output clk_syncn;
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input clk_status;
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output amp_disbn;
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||||
inout prc_sck;
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||||
inout prc_cnv;
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||||
inout prc_sdo_i;
|
||||
inout prc_sdo_q;
|
||||
output dac_sleep;
|
||||
output [ 13:0] dac_data;
|
||||
output afe_pdn;
|
||||
output afe_stby;
|
||||
output clk_resetn;
|
||||
output clk_syncn;
|
||||
input clk_status;
|
||||
output amp_disbn;
|
||||
inout prc_sck;
|
||||
inout prc_cnv;
|
||||
inout prc_sdo_i;
|
||||
inout prc_sdo_q;
|
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||||
// internal registers
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||||
reg rx_sysref_m1 = 'd0;
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||||
reg rx_sysref_m2 = 'd0;
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||||
reg rx_sysref_m3 = 'd0;
|
||||
reg rx_sysref = 'd0;
|
||||
reg rx_sysref_m1 = 'd0;
|
||||
reg rx_sysref_m2 = 'd0;
|
||||
reg rx_sysref_m3 = 'd0;
|
||||
reg rx_sysref = 'd0;
|
||||
reg dma_sync = 'd0;
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||||
reg dma_wr = 'd0;
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||||
reg adc_dovf;
|
||||
reg [511:0] dma_data = 'd0;
|
||||
reg rx_sof_0_s = 'd0;
|
||||
reg rx_sof_1_s = 'd0;
|
||||
reg rx_sof_2_s = 'd0;
|
||||
reg rx_sof_3_s = 'd0;
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||||
// internal clocks and resets
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wire sys_125m_clk;
|
||||
wire sys_25m_clk;
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||||
wire sys_2m5_clk;
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||||
wire eth_tx_clk;
|
||||
wire rx_clk;
|
||||
wire adc_clk;
|
||||
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||||
// internal registers
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||||
reg dma_sync = 'd0;
|
||||
reg dma_wr = 'd0;
|
||||
reg adc_dovf;
|
||||
reg [511:0] dma_data = 'd0;
|
||||
reg rx_sof_0_s = 'd0;
|
||||
reg rx_sof_1_s = 'd0;
|
||||
reg rx_sof_2_s = 'd0;
|
||||
reg rx_sof_3_s = 'd0;
|
||||
wire sys_125m_clk;
|
||||
wire sys_25m_clk;
|
||||
wire sys_2m5_clk;
|
||||
wire eth_tx_clk;
|
||||
wire rx_clk;
|
||||
wire adc_clk;
|
||||
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||||
// internal signals
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wire sys_pll_locked_s;
|
||||
wire eth_tx_reset_s;
|
||||
wire eth_tx_mode_1g_s;
|
||||
wire eth_tx_mode_10m_100m_n_s;
|
||||
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||||
wire [ 4:0] spi_csn;
|
||||
wire spi_clk;
|
||||
wire spi_mosi;
|
||||
wire spi_miso;
|
||||
wire rx_ref_clk;
|
||||
wire rx_sync;
|
||||
wire [127:0] adc_data_0;
|
||||
wire [127:0] adc_data_1;
|
||||
wire [127:0] adc_data_2;
|
||||
wire [127:0] adc_data_3;
|
||||
wire adc_valid;
|
||||
wire [ 7:0] adc_valid_0;
|
||||
wire [ 7:0] adc_valid_1;
|
||||
wire [ 7:0] adc_valid_2;
|
||||
wire [ 7:0] adc_valid_3;
|
||||
wire [ 7:0] adc_enable_0;
|
||||
wire [ 7:0] adc_enable_1;
|
||||
wire [ 7:0] adc_enable_2;
|
||||
wire [ 7:0] adc_enable_3;
|
||||
wire adc_dovf_0;
|
||||
wire adc_dovf_1;
|
||||
wire adc_dovf_2;
|
||||
wire adc_dovf_3;
|
||||
|
||||
wire [ 3:0] rx_ip_sof_s;
|
||||
wire [255:0] rx_ip_data_s;
|
||||
wire [255:0] rx_data_s;
|
||||
wire rx_sw_rstn_s;
|
||||
wire rx_sysref_s;
|
||||
wire rx_err_s;
|
||||
wire rx_ready_s;
|
||||
wire [ 3:0] rx_rst_state_s;
|
||||
wire rx_lane_aligned_s;
|
||||
wire [ 7:0] rx_analog_reset_s;
|
||||
wire [ 7:0] rx_digital_reset_s;
|
||||
wire [ 7:0] rx_cdr_locked_s;
|
||||
wire [ 7:0] rx_cal_busy_s;
|
||||
wire rx_pll_locked_s;
|
||||
wire [ 22:0] rx_xcvr_status_s;
|
||||
wire [ 7:0] rx_data_sof;
|
||||
wire sys_pll_locked_s;
|
||||
wire eth_tx_reset_s;
|
||||
wire eth_tx_mode_1g_s;
|
||||
wire eth_tx_mode_10m_100m_n_s;
|
||||
wire [ 4:0] spi_csn;
|
||||
wire spi_clk;
|
||||
wire spi_mosi;
|
||||
wire spi_miso;
|
||||
wire rx_ref_clk;
|
||||
wire rx_sync;
|
||||
wire [127:0] adc_data_0;
|
||||
wire [127:0] adc_data_1;
|
||||
wire [127:0] adc_data_2;
|
||||
wire [127:0] adc_data_3;
|
||||
wire adc_valid;
|
||||
wire [ 7:0] adc_valid_0;
|
||||
wire [ 7:0] adc_valid_1;
|
||||
wire [ 7:0] adc_valid_2;
|
||||
wire [ 7:0] adc_valid_3;
|
||||
wire [ 7:0] adc_enable_0;
|
||||
wire [ 7:0] adc_enable_1;
|
||||
wire [ 7:0] adc_enable_2;
|
||||
wire [ 7:0] adc_enable_3;
|
||||
wire adc_dovf_0;
|
||||
wire adc_dovf_1;
|
||||
wire adc_dovf_2;
|
||||
wire adc_dovf_3;
|
||||
wire [ 3:0] rx_ip_sof_s;
|
||||
wire [255:0] rx_ip_data_s;
|
||||
wire [255:0] rx_data_s;
|
||||
wire rx_sw_rstn_s;
|
||||
wire rx_sysref_s;
|
||||
wire rx_err_s;
|
||||
wire rx_ready_s;
|
||||
wire [ 3:0] rx_rst_state_s;
|
||||
wire rx_lane_aligned_s;
|
||||
wire [ 7:0] rx_analog_reset_s;
|
||||
wire [ 7:0] rx_digital_reset_s;
|
||||
wire [ 7:0] rx_cdr_locked_s;
|
||||
wire [ 7:0] rx_cal_busy_s;
|
||||
wire rx_pll_locked_s;
|
||||
wire [ 22:0] rx_xcvr_status_s;
|
||||
wire [ 7:0] rx_data_sof;
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// ethernet transmit clock
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@ -394,7 +390,7 @@ module system_top (
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rx_sof_3_s <= rx_data_sof[6] | rx_data_sof[7];
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end
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usdrx1_spi i_spi (
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usdrx1_spi i_spi (
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.spi_afe_csn (spi_csn[4:1]),
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.spi_clk_csn (spi_csn[0]),
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.spi_clk (spi_clk),
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