usdrx1- updates
Rejeesh Kutty
parent
b0eff57b0f
commit
c114888956
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@ -0,0 +1,6 @@
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source $ad_hdl_dir/projects/common/a5gt/a5gt_system_qsys.tcl
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source ../common/usdrx1_qsys.tcl
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save_system "system_bd.qsys"
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@ -0,0 +1,204 @@
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# usdrx1-xcvr
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add_instance avl_usdrx1_xcvr avl_adxcvr 1.0
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set_instance_parameter_value avl_usdrx1_xcvr {ID} {1}
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set_instance_parameter_value avl_usdrx1_xcvr {TX_OR_RX_N} {0}
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set_instance_parameter_value avl_usdrx1_xcvr {PCS_CONFIG} {JESD_PCS_CFG1}
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set_instance_parameter_value avl_usdrx1_xcvr {LANE_RATE} {3200.0}
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set_instance_parameter_value avl_usdrx1_xcvr {PLLCLK_FREQUENCY} {1600.0}
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set_instance_parameter_value avl_usdrx1_xcvr {REFCLK_FREQUENCY} {80.0}
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set_instance_parameter_value avl_usdrx1_xcvr {CORECLK_FREQUENCY} {80.0}
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set_instance_parameter_value avl_usdrx1_xcvr {NUM_OF_LANES} {8}
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set_instance_parameter_value avl_usdrx1_xcvr {NUM_OF_CONVS} {32}
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set_instance_parameter_value avl_usdrx1_xcvr {FRM_BCNT} {4}
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set_instance_parameter_value avl_usdrx1_xcvr {FRM_SCNT} {1}
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set_instance_parameter_value avl_usdrx1_xcvr {MF_FCNT} {32}
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set_instance_parameter_value avl_usdrx1_xcvr {HD} {0}
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add_connection sys_clk.clk avl_usdrx1_xcvr.sys_clk
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add_connection sys_clk.clk_reset avl_usdrx1_xcvr.sys_resetn
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add_interface rx_ref_clk clock sink
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set_interface_property rx_ref_clk EXPORT_OF avl_usdrx1_xcvr.ref_clk
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add_interface rx_data_0 conduit end
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set_interface_property rx_data_0 EXPORT_OF avl_usdrx1_xcvr.rx_data_0
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add_interface rx_data_1 conduit end
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set_interface_property rx_data_1 EXPORT_OF avl_usdrx1_xcvr.rx_data_1
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add_interface rx_data_2 conduit end
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set_interface_property rx_data_2 EXPORT_OF avl_usdrx1_xcvr.rx_data_2
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add_interface rx_data_3 conduit end
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set_interface_property rx_data_3 EXPORT_OF avl_usdrx1_xcvr.rx_data_3
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add_interface rx_data_4 conduit end
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set_interface_property rx_data_3 EXPORT_OF avl_usdrx1_xcvr.rx_data_4
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add_interface rx_data_5 conduit end
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set_interface_property rx_data_3 EXPORT_OF avl_usdrx1_xcvr.rx_data_5
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add_interface rx_data_6 conduit end
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set_interface_property rx_data_3 EXPORT_OF avl_usdrx1_xcvr.rx_data_6
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add_interface rx_data_7 conduit end
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set_interface_property rx_data_3 EXPORT_OF avl_usdrx1_xcvr.rx_data_7
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add_interface rx_sysref conduit end
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set_interface_property rx_sysref EXPORT_OF avl_usdrx1_xcvr.sysref
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add_interface rx_sync conduit end
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set_interface_property rx_sync EXPORT_OF avl_usdrx1_xcvr.sync
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add_interface rx_ip_sof conduit end
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set_interface_property rx_ip_sof EXPORT_OF avl_usdrx1_xcvr.ip_sof
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add_interface rx_ip_data avalon_streaming source
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set_interface_property rx_ip_data EXPORT_OF avl_usdrx1_xcvr.ip_data
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# usdrx1-xcvr
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add_instance axi_usdrx1_xcvr axi_adxcvr 1.0
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set_instance_parameter_value axi_usdrx1_xcvr {ID} {1}
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||||
set_instance_parameter_value axi_usdrx1_xcvr {TX_OR_RX_N} {0}
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||||
set_instance_parameter_value axi_usdrx1_xcvr {NUM_OF_LANES} {8}
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add_connection sys_clk.clk axi_usdrx1_xcvr.s_axi_clock
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||||
add_connection sys_clk.clk_reset axi_usdrx1_xcvr.s_axi_reset
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add_connection axi_usdrx1_xcvr.if_up_rst avl_usdrx1_xcvr.rst
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add_connection avl_usdrx1_xcvr.ready axi_usdrx1_xcvr.ready
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||||
add_connection axi_usdrx1_xcvr.core_pll_locked avl_usdrx1_xcvr.core_pll_locked
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# ad9671
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add_instance axi_ad9671_core_0 axi_ad9671 1.0
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add_connection avl_usdrx1_xcvr.core_clk axi_ad9671_core_0.if_rx_clk
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||||
add_interface rx_ip_sof_0 conduit end
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||||
set_interface_property rx_ip_sof_0 EXPORT_OF axi_ad9671_core_0.if_rx_sof
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||||
add_interface rx_ip_data_0 avalon_streaming sink
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||||
set_interface_property rx_ip_data_0 EXPORT_OF axi_ad9671_core_0.if_rx_data
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||||
add_connection sys_clk.clk_reset axi_ad9671_core_0.s_axi_reset
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||||
add_connection sys_clk.clk axi_ad9671_core_0.s_axi_clock
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||||
add_instance axi_ad9671_core_1 axi_ad9671 1.0
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add_connection avl_usdrx1_xcvr.core_clk axi_ad9671_core_1.if_rx_clk
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||||
add_interface rx_ip_sof_1 conduit end
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||||
set_interface_property rx_ip_sof_1 EXPORT_OF axi_ad9671_core_1.if_rx_sof
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||||
add_interface rx_ip_data_1 avalon_streaming sink
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||||
set_interface_property rx_ip_data_1 EXPORT_OF axi_ad9671_core_1.if_rx_data
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||||
add_connection sys_clk.clk_reset axi_ad9671_core_1.s_axi_reset
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||||
add_connection sys_clk.clk axi_ad9671_core_1.s_axi_clock
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add_instance axi_ad9671_core_2 axi_ad9671 1.0
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add_connection avl_usdrx1_xcvr.core_clk axi_ad9671_core_2.if_rx_clk
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add_interface rx_ip_sof_2 conduit end
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set_interface_property rx_ip_sof_2 EXPORT_OF axi_ad9671_core_2.if_rx_sof
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||||
add_interface rx_ip_data_2 avalon_streaming sink
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||||
set_interface_property rx_ip_data_2 EXPORT_OF axi_ad9671_core_2.if_rx_data
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||||
add_connection sys_clk.clk_reset axi_ad9671_core_2.s_axi_reset
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||||
add_connection sys_clk.clk axi_ad9671_core_2.s_axi_clock
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add_instance axi_ad9671_core_3 axi_ad9671 1.0
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add_connection avl_usdrx1_xcvr.core_clk axi_ad9671_core_3.if_rx_clk
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add_interface rx_ip_sof_3 conduit end
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set_interface_property rx_ip_sof_3 EXPORT_OF axi_ad9671_core_3.if_rx_sof
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||||
add_interface rx_ip_data_3 avalon_streaming sink
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||||
set_interface_property rx_ip_data_3 EXPORT_OF axi_ad9671_core_3.if_rx_data
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||||
add_connection sys_clk.clk_reset axi_ad9671_core_3.s_axi_reset
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add_connection sys_clk.clk axi_ad9671_core_3.s_axi_clock
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# usdrx1-pack
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add_instance util_usdrx1_cpack util_cpack 1.0
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set_instance_parameter_value util_usdrx1_cpack {CHANNEL_DATA_WIDTH} {128}
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set_instance_parameter_value util_usdrx1_cpack {NUM_OF_CHANNELS} {4}
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add_connection sys_clk.clk_reset util_usdrx1_cpack.if_adc_rst
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add_connection sys_dma_clk.clk_reset util_usdrx1_cpack.if_adc_rst
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add_connection avl_usdrx1_xcvr.core_clk util_usdrx1_cpack.if_adc_clk
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add_connection axi_ad9671_core_0.adc_ch util_usdrx1_cpack.adc_ch_0
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||||
add_connection axi_ad9671_core_1.adc_ch util_usdrx1_cpack.adc_ch_1
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||||
add_connection axi_ad9671_core_2.adc_ch util_usdrx1_cpack.adc_ch_2
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add_connection axi_ad9671_core_3.adc_ch util_usdrx1_cpack.adc_ch_3
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# usdrx1-fifo
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add_instance usdrx1_adcfifo util_adcfifo 1.0
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set_instance_parameter_value usdrx1_adcfifo {ADC_DATA_WIDTH} {512}
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set_instance_parameter_value usdrx1_adcfifo {DMA_DATA_WIDTH} {512}
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set_instance_parameter_value usdrx1_adcfifo {DMA_ADDRESS_WIDTH} {16}
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add_connection sys_clk.clk_reset usdrx1_adcfifo.if_adc_rst
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add_connection sys_dma_clk.clk_reset usdrx1_adcfifo.if_adc_rst
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add_connection avl_usdrx1_xcvr.core_clk usdrx1_adcfifo.if_adc_clk
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add_connection util_usdrx1_cpack.if_adc_valid usdrx1_adcfifo.if_adc_wr
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add_connection util_usdrx1_cpack.if_adc_data usdrx1_adcfifo.if_adc_wdata
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add_connection sys_dma_clk.clk usdrx1_adcfifo.if_dma_clk
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# usdrx1-dma
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add_instance axi_usdrx1_dma axi_dmac 1.0
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set_instance_parameter_value axi_usdrx1_dma {DMA_DATA_WIDTH_SRC} {512}
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set_instance_parameter_value axi_usdrx1_dma {DMA_DATA_WIDTH_DEST} {512}
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||||
set_instance_parameter_value axi_usdrx1_dma {DMA_LENGTH_WIDTH} {24}
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||||
set_instance_parameter_value axi_usdrx1_dma {DMA_2D_TRANSFER} {0}
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set_instance_parameter_value axi_usdrx1_dma {SYNC_TRANSFER_START} {1}
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set_instance_parameter_value axi_usdrx1_dma {CYCLIC} {0}
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set_instance_parameter_value axi_usdrx1_dma {DMA_TYPE_DEST} {0}
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set_instance_parameter_value axi_usdrx1_dma {DMA_TYPE_SRC} {1}
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add_connection sys_dma_clk.clk axi_usdrx1_dma.if_s_axis_aclk
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add_connection usdrx1_adcfifo.if_dma_wr axi_usdrx1_dma.if_s_axis_valid
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add_connection usdrx1_adcfifo.if_dma_wdata axi_usdrx1_dma.if_s_axis_data
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add_connection usdrx1_adcfifo.if_dma_wready axi_usdrx1_dma.if_s_axis_ready
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add_connection usdrx1_adcfifo.if_dma_xfer_req axi_usdrx1_dma.if_s_axis_xfer_req
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||||
add_connection usdrx1_adcfifo.if_adc_wovf axi_ad9671_core_0.if_adc_dovf
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||||
add_connection sys_clk.clk_reset axi_usdrx1_dma.s_axi_reset
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add_connection sys_clk.clk axi_usdrx1_dma.s_axi_clock
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||||
add_connection sys_dma_clk.clk_reset axi_usdrx1_dma.m_dest_axi_reset
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add_connection sys_dma_clk.clk axi_usdrx1_dma.m_dest_axi_clock
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# core-clock
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add_instance rx_core_clk altera_clock_bridge 16.0
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add_connection avl_usdrx1_xcvr.core_clk rx_core_clk.in_clk
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add_interface rx_core_clk clock source
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set_interface_property rx_core_clk EXPORT_OF rx_core_clk.out_clk
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# phy reconfiguration
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add_instance avl_phy_reconfig alt_xcvr_reconfig 16.0
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set_instance_parameter_value avl_phy_reconfig {number_of_reconfig_interfaces} {8}
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||||
set_instance_parameter_value avl_phy_reconfig {gui_split_sizes} {1,1,1,1,1,1,1,1}
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||||
add_connection avl_phy_reconfig.ch0_0_to_xcvr avl_usdrx1_xcvr.phy_reconfig_to_xcvr_0
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||||
add_connection avl_usdrx1_xcvr.phy_reconfig_from_xcvr_0 avl_phy_reconfig.ch0_0_from_xcvr
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||||
add_connection avl_phy_reconfig.ch1_1_to_xcvr avl_usdrx1_xcvr.phy_reconfig_to_xcvr_1
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||||
add_connection avl_usdrx1_xcvr.phy_reconfig_from_xcvr_1 avl_phy_reconfig.ch1_1_from_xcvr
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||||
add_connection avl_phy_reconfig.ch2_2_to_xcvr avl_usdrx1_xcvr.phy_reconfig_to_xcvr_2
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||||
add_connection avl_usdrx1_xcvr.phy_reconfig_from_xcvr_2 avl_phy_reconfig.ch2_2_from_xcvr
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||||
add_connection avl_phy_reconfig.ch3_3_to_xcvr avl_usdrx1_xcvr.phy_reconfig_to_xcvr_3
|
||||
add_connection avl_usdrx1_xcvr.phy_reconfig_from_xcvr_3 avl_phy_reconfig.ch3_3_from_xcvr
|
||||
add_connection avl_phy_reconfig.ch0_4_to_xcvr avl_usdrx1_xcvr.phy_reconfig_to_xcvr_4
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||||
add_connection avl_usdrx1_xcvr.phy_reconfig_from_xcvr_4 avl_phy_reconfig.ch0_4_from_xcvr
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||||
add_connection avl_phy_reconfig.ch1_5_to_xcvr avl_usdrx1_xcvr.phy_reconfig_to_xcvr_5
|
||||
add_connection avl_usdrx1_xcvr.phy_reconfig_from_xcvr_5 avl_phy_reconfig.ch1_5_from_xcvr
|
||||
add_connection avl_phy_reconfig.ch2_6_to_xcvr avl_usdrx1_xcvr.phy_reconfig_to_xcvr_6
|
||||
add_connection avl_usdrx1_xcvr.phy_reconfig_from_xcvr_6 avl_phy_reconfig.ch2_6_from_xcvr
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||||
add_connection avl_phy_reconfig.ch3_7_to_xcvr avl_usdrx1_xcvr.phy_reconfig_to_xcvr_7
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||||
add_connection avl_usdrx1_xcvr.phy_reconfig_from_xcvr_7 avl_phy_reconfig.ch3_7_from_xcvr
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||||
add_connection sys_clk.clk_reset avl_phy_reconfig.mgmt_rst_reset
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add_connection sys_clk.clk avl_phy_reconfig.mgmt_clk_clk
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# addresses
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ad_cpu_interconnect 0x00010000 avl_phy_reconfig.reconfig_mgmt
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ad_cpu_interconnect 0x00018000 avl_usdrx1_xcvr.core_pll_reconfig
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||||
ad_cpu_interconnect 0x00019000 avl_usdrx1_xcvr.ip_reconfig
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||||
ad_cpu_interconnect 0x00020000 axi_usdrx1_xcvr.s_axi
|
||||
ad_cpu_interconnect 0x00050000 axi_ad9671_core_0.s_axi
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||||
ad_cpu_interconnect 0x00060000 axi_ad9671_core_1.s_axi
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||||
ad_cpu_interconnect 0x00070000 axi_ad9671_core_2.s_axi
|
||||
ad_cpu_interconnect 0x00080000 axi_ad9671_core_3.s_axi
|
||||
ad_cpu_interconnect 0x00090000 axi_usdrx1_dma.s_axi
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# dma interconnects
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ad_dma_interconnect axi_usdrx1_dma.m_dest_axi
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# interrupts
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ad_cpu_interrupt 11 axi_usdrx1_dma.interrupt_sender
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