diff --git a/projects/usdrx1/a5gt/system_qsys.tcl b/projects/usdrx1/a5gt/system_qsys.tcl new file mode 100644 index 000000000..968d1161c --- /dev/null +++ b/projects/usdrx1/a5gt/system_qsys.tcl @@ -0,0 +1,6 @@ + +source $ad_hdl_dir/projects/common/a5gt/a5gt_system_qsys.tcl +source ../common/usdrx1_qsys.tcl + +save_system "system_bd.qsys" + diff --git a/projects/usdrx1/common/usdrx1_qsys.tcl b/projects/usdrx1/common/usdrx1_qsys.tcl new file mode 100644 index 000000000..a8221c713 --- /dev/null +++ b/projects/usdrx1/common/usdrx1_qsys.tcl @@ -0,0 +1,204 @@ + +# usdrx1-xcvr + +add_instance avl_usdrx1_xcvr avl_adxcvr 1.0 +set_instance_parameter_value avl_usdrx1_xcvr {ID} {1} +set_instance_parameter_value avl_usdrx1_xcvr {TX_OR_RX_N} {0} +set_instance_parameter_value avl_usdrx1_xcvr {PCS_CONFIG} {JESD_PCS_CFG1} +set_instance_parameter_value avl_usdrx1_xcvr {LANE_RATE} {3200.0} +set_instance_parameter_value avl_usdrx1_xcvr {PLLCLK_FREQUENCY} {1600.0} +set_instance_parameter_value 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avl_usdrx1_xcvr.rx_data_2 +add_interface rx_data_3 conduit end +set_interface_property rx_data_3 EXPORT_OF avl_usdrx1_xcvr.rx_data_3 +add_interface rx_data_4 conduit end +set_interface_property rx_data_3 EXPORT_OF avl_usdrx1_xcvr.rx_data_4 +add_interface rx_data_5 conduit end +set_interface_property rx_data_3 EXPORT_OF avl_usdrx1_xcvr.rx_data_5 +add_interface rx_data_6 conduit end +set_interface_property rx_data_3 EXPORT_OF avl_usdrx1_xcvr.rx_data_6 +add_interface rx_data_7 conduit end +set_interface_property rx_data_3 EXPORT_OF avl_usdrx1_xcvr.rx_data_7 +add_interface rx_sysref conduit end +set_interface_property rx_sysref EXPORT_OF avl_usdrx1_xcvr.sysref +add_interface rx_sync conduit end +set_interface_property rx_sync EXPORT_OF avl_usdrx1_xcvr.sync +add_interface rx_ip_sof conduit end +set_interface_property rx_ip_sof EXPORT_OF avl_usdrx1_xcvr.ip_sof +add_interface rx_ip_data avalon_streaming source +set_interface_property rx_ip_data EXPORT_OF avl_usdrx1_xcvr.ip_data + +# usdrx1-xcvr + +add_instance axi_usdrx1_xcvr axi_adxcvr 1.0 +set_instance_parameter_value axi_usdrx1_xcvr {ID} {1} +set_instance_parameter_value axi_usdrx1_xcvr {TX_OR_RX_N} {0} +set_instance_parameter_value axi_usdrx1_xcvr {NUM_OF_LANES} {8} + +add_connection sys_clk.clk axi_usdrx1_xcvr.s_axi_clock +add_connection sys_clk.clk_reset axi_usdrx1_xcvr.s_axi_reset +add_connection axi_usdrx1_xcvr.if_up_rst avl_usdrx1_xcvr.rst +add_connection avl_usdrx1_xcvr.ready axi_usdrx1_xcvr.ready +add_connection axi_usdrx1_xcvr.core_pll_locked avl_usdrx1_xcvr.core_pll_locked + +# ad9671 + +add_instance axi_ad9671_core_0 axi_ad9671 1.0 + +add_connection avl_usdrx1_xcvr.core_clk axi_ad9671_core_0.if_rx_clk +add_interface rx_ip_sof_0 conduit end +set_interface_property rx_ip_sof_0 EXPORT_OF axi_ad9671_core_0.if_rx_sof +add_interface rx_ip_data_0 avalon_streaming sink +set_interface_property rx_ip_data_0 EXPORT_OF axi_ad9671_core_0.if_rx_data +add_connection sys_clk.clk_reset axi_ad9671_core_0.s_axi_reset +add_connection sys_clk.clk axi_ad9671_core_0.s_axi_clock + +add_instance axi_ad9671_core_1 axi_ad9671 1.0 + +add_connection avl_usdrx1_xcvr.core_clk axi_ad9671_core_1.if_rx_clk +add_interface rx_ip_sof_1 conduit end +set_interface_property rx_ip_sof_1 EXPORT_OF axi_ad9671_core_1.if_rx_sof +add_interface rx_ip_data_1 avalon_streaming sink +set_interface_property rx_ip_data_1 EXPORT_OF axi_ad9671_core_1.if_rx_data +add_connection sys_clk.clk_reset axi_ad9671_core_1.s_axi_reset +add_connection sys_clk.clk axi_ad9671_core_1.s_axi_clock + +add_instance axi_ad9671_core_2 axi_ad9671 1.0 + +add_connection avl_usdrx1_xcvr.core_clk axi_ad9671_core_2.if_rx_clk +add_interface rx_ip_sof_2 conduit end +set_interface_property rx_ip_sof_2 EXPORT_OF axi_ad9671_core_2.if_rx_sof +add_interface rx_ip_data_2 avalon_streaming sink +set_interface_property rx_ip_data_2 EXPORT_OF axi_ad9671_core_2.if_rx_data +add_connection sys_clk.clk_reset axi_ad9671_core_2.s_axi_reset +add_connection sys_clk.clk axi_ad9671_core_2.s_axi_clock + +add_instance axi_ad9671_core_3 axi_ad9671 1.0 + +add_connection avl_usdrx1_xcvr.core_clk axi_ad9671_core_3.if_rx_clk +add_interface rx_ip_sof_3 conduit end +set_interface_property rx_ip_sof_3 EXPORT_OF axi_ad9671_core_3.if_rx_sof +add_interface rx_ip_data_3 avalon_streaming sink +set_interface_property rx_ip_data_3 EXPORT_OF axi_ad9671_core_3.if_rx_data +add_connection sys_clk.clk_reset axi_ad9671_core_3.s_axi_reset +add_connection sys_clk.clk axi_ad9671_core_3.s_axi_clock + +# usdrx1-pack + +add_instance util_usdrx1_cpack util_cpack 1.0 +set_instance_parameter_value util_usdrx1_cpack {CHANNEL_DATA_WIDTH} {128} +set_instance_parameter_value util_usdrx1_cpack {NUM_OF_CHANNELS} {4} + +add_connection sys_clk.clk_reset util_usdrx1_cpack.if_adc_rst +add_connection sys_dma_clk.clk_reset util_usdrx1_cpack.if_adc_rst +add_connection avl_usdrx1_xcvr.core_clk util_usdrx1_cpack.if_adc_clk +add_connection axi_ad9671_core_0.adc_ch util_usdrx1_cpack.adc_ch_0 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