daq3/a10gx: board updates
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|
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<interface
|
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|
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internal="axi_ad9144_dma.s_axi"
|
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|
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internal="axi_ad9152_dma.s_axi"
|
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|
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|
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<interface
|
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@ -835,11 +835,10 @@
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|
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|
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|
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</module>
|
||||
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|
||||
<module name="axi_ad9152_dma" kind="axi_dmac" version="1.0" enabled="1">
|
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|
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@ -1725,7 +1724,7 @@
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|
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@ -1735,7 +1734,7 @@
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|
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|
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|
@ -1755,7 +1754,7 @@
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|
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<connection
|
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|
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|
@ -1770,7 +1769,7 @@
|
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|
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@ -1845,7 +1844,7 @@
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|
@ -1899,7 +1898,7 @@
|
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|
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<parameter name="endPortLSB" value="0" />
|
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@ -1966,7 +1965,7 @@
|
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|
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|
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|
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end="axi_ad9152_core.if_tx_data">
|
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<parameter name="endPort" value="" />
|
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<parameter name="endPortLSB" value="0" />
|
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<parameter name="startPort" value="" />
|
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@ -2211,7 +2210,7 @@
|
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|
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|
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|
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end="axi_ad9144_dma.m_src_axi_reset" />
|
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end="axi_ad9152_dma.m_src_axi_reset" />
|
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<connection
|
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|
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version="15.0"
|
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|
@ -2236,7 +2235,7 @@
|
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|
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|
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end="axi_ad9144_core.s_axi_reset" />
|
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end="axi_ad9152_core.s_axi_reset" />
|
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<connection
|
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|
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|
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|
@ -2251,7 +2250,7 @@
|
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|
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version="15.0"
|
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start="sys_rst.out_reset"
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end="axi_ad9144_dma.s_axi_reset" />
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end="axi_ad9152_dma.s_axi_reset" />
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<interconnectRequirement for="$system" name="qsys_mm.clockCrossingAdapter" value="FIFO" />
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<interconnectRequirement for="$system" name="qsys_mm.insertDefaultSlave" value="false" />
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<interconnectRequirement for="$system" name="qsys_mm.maxAdditionalLatency" value="2" />
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