axi_spi_engine: Add missing ports to every sub-module instance
parent
a5326cb3d2
commit
f934ff7e4e
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@ -405,7 +405,8 @@ module axi_spi_engine #(
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ad_rst i_spi_resetn (
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.rst_async(up_sw_reset),
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.clk(spi_clk),
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.rst(spi_reset)
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.rst(spi_reset),
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.rstn()
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);
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assign spi_resetn = ~spi_reset;
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end else begin
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@ -439,7 +440,8 @@ module axi_spi_engine #(
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.m_axis_aresetn(spi_resetn),
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.m_axis_ready(cmd_ready),
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.m_axis_valid(cmd_valid),
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.m_axis_data(cmd_data)
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.m_axis_data(cmd_data),
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.m_axis_level()
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);
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assign sdo_fifo_in_valid = up_wreq_s == 1'b1 && up_waddr_s == 8'h39;
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@ -464,7 +466,8 @@ module axi_spi_engine #(
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.m_axis_aresetn(spi_resetn),
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.m_axis_ready(sdo_data_ready),
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.m_axis_valid(sdo_data_valid),
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||||
.m_axis_data(sdo_data)
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.m_axis_data(sdo_data),
|
||||
.m_axis_level()
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||||
);
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||||
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||||
assign sdi_fifo_out_ready = up_rreq_s == 1'b1 && up_raddr_s == 8'h3a;
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@ -482,6 +485,7 @@ module axi_spi_engine #(
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.s_axis_ready(sdi_data_ready),
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.s_axis_valid(sdi_data_valid),
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.s_axis_data(sdi_data),
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.s_axis_room(),
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.s_axis_empty(),
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.m_axis_aclk(clk),
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.m_axis_aresetn(up_sw_resetn),
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@ -505,6 +509,7 @@ module axi_spi_engine #(
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.s_axis_ready(sync_ready),
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.s_axis_valid(sync_valid),
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.s_axis_data(sync_data),
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.s_axis_room(),
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.s_axis_empty(),
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||||
.m_axis_aclk(clk),
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||||
.m_axis_aresetn(up_sw_resetn),
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@ -529,6 +534,7 @@ module axi_spi_engine #(
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.s_axis_ready(),
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.s_axis_valid(up_offload0_cmd_wr_en_s),
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.s_axis_data(up_offload0_cmd_wr_data_s),
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.s_axis_room(),
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||||
.s_axis_empty(),
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||||
.m_axis_aclk(spi_clk),
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.m_axis_aresetn(spi_resetn),
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@ -556,6 +562,7 @@ module axi_spi_engine #(
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.s_axis_ready(),
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.s_axis_valid(up_offload0_sdo_wr_en_s),
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||||
.s_axis_data(up_offload0_sdo_wr_data_s),
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.s_axis_room(),
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||||
.s_axis_empty(),
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.m_axis_aclk(spi_clk),
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.m_axis_aresetn(spi_resetn),
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@ -580,6 +587,7 @@ module axi_spi_engine #(
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.s_axis_ready(offload_sync_ready),
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.s_axis_valid(offload_sync_valid),
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.s_axis_data(offload_sync_data),
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.s_axis_room(),
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.s_axis_empty(),
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.m_axis_aclk(clk),
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.m_axis_aresetn(up_sw_resetn),
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