library/common/ad_iqcor: fix whitespaces
parent
3857bdd16b
commit
ff2be680b3
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@ -98,7 +98,7 @@ module ad_iqcor #(
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end
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end
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genvar i;
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genvar i;
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generate
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generate
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for (i=0; i<DPW; i=i+1) begin
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for (i=0; i<DPW; i=i+1) begin
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wire [CR-1:0] data_i_s;
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wire [CR-1:0] data_i_s;
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wire [CR-1:0] data_q_s;
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wire [CR-1:0] data_q_s;
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@ -115,7 +115,7 @@ module ad_iqcor #(
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reg [33:0] p1_data_p = 'd0;
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reg [33:0] p1_data_p = 'd0;
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reg valid_int = 'd0;
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reg valid_int = 'd0;
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reg [15:0] data_int = 'd0;
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reg [15:0] data_int = 'd0;
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// swap i & q
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// swap i & q
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assign data_i_s = (Q_OR_I_N == 1 && SCALE_ONLY == 1'b0) ? data_iq[i*CR+:CR] : data_in[i*CR+:CR];
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assign data_i_s = (Q_OR_I_N == 1 && SCALE_ONLY == 1'b0) ? data_iq[i*CR+:CR] : data_in[i*CR+:CR];
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assign data_q_s = (Q_OR_I_N == 1) ? data_in[i*CR+:CR] : data_iq[i*CR+:CR];
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assign data_q_s = (Q_OR_I_N == 1) ? data_in[i*CR+:CR] : data_iq[i*CR+:CR];
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@ -132,7 +132,7 @@ module ad_iqcor #(
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if (SCALE_ONLY == 0) begin
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if (SCALE_ONLY == 0) begin
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// scaling functions - q
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// scaling functions - q
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ad_mul #(.DELAY_DATA_WIDTH(CR)) i_mul_q (
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ad_mul #(.DELAY_DATA_WIDTH(CR)) i_mul_q (
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.clk (clk),
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.clk (clk),
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.data_a ({data_q_s[CR-1], data_q_s, {16-CR{1'b0}}}),
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.data_a ({data_q_s[CR-1], data_q_s, {16-CR{1'b0}}}),
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@ -140,7 +140,7 @@ module ad_iqcor #(
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.data_p (p1_data_p_q_s),
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.data_p (p1_data_p_q_s),
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.ddata_in (data_q_s),
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.ddata_in (data_q_s),
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.ddata_out (p1_data_q_s));
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.ddata_out (p1_data_q_s));
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// sum
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// sum
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end else begin
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end else begin
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assign p1_data_p_q_s = 34'h0;
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assign p1_data_p_q_s = 34'h0;
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@ -187,7 +187,7 @@ module ad_iqcor #(
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data_int <= p1_data_i_int;
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data_int <= p1_data_i_int;
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end
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end
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end
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end
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assign valid_int_loc[i] = valid_int;
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assign valid_int_loc[i] = valid_int;
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assign data_int_loc[i*CR+:CR] = data_int[15-:CR];
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assign data_int_loc[i*CR+:CR] = data_int[15-:CR];
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