TITLE Transceiver TDD Control (axi_ad*) TDD_CNTRL ENDTITLE ############################################################################################ ############################################################################################ REG 0x0010 TDD_CONTROL_0 TDD Control & Status ENDREG FIELD [5] 0x00000000 TDD_GATED_TX_DMAPATH RW If this bit is set, the core requests data from the TX DMA, just when the data path is active. Otherwise will requests continuously on the adjusted rate. The purpose of this feature is to facilitate debug. This bit must be SET to preserve data integrity. ENDFIELD FIELD [4] 0x00000000 TDD_GATED_RX_DMAPATH RW If this bit is set, the core provides data for the RX DMA, just when the data path is active. Otherwise will provides continuously on the adjusted rate. The purpose of this feature is to facilitate debug. This bit must be SET to preserve data integrity. ENDFIELD FIELD [3] 0x00000000 TDD_TXONLY RW If this bit is set- the TDD controller ignores all the TX_* timing registers below and assumes continuous receive operation within a frame. ENDFIELD FIELD [2] 0x00000000 TDD_RXONLY RW If this bit is set- the TDD controller ignores all the RX_* timing registers below and assumes continuous transmit operation within a frame. ENDFIELD FIELD [1] 0x00000000 TDD_SECONDARY RW Enable the secondary transmit/receive on the active frame. If this bit is clear - the controller only uses the _1 timing registers below. If this bit is set - the controller uses the _1 and _2 timing registers below. ENDFIELD FIELD [0] 0x00000000 TDD_ENABLE RW If set, enables the TDD controller- software must set this bit after programming all the registers that controls the tdd timing. Any device settings needs to be done (for example bring the AD9361 to the alert state) prior to to setting this bit. The controller keeps the frame counters in reset if this bit is reset. A 0 to 1 transition in this bit starts the frame counter and tdd mode of operation. ENDFIELD ############################################################################################ ############################################################################################ REG 0x0011 TDD_CONTROL_1 TDD Control & Status ENDREG FIELD [7:0] 0x00000000 TDD_BURST_COUNT RW If set to 0x0 and enabled (TDD_ENABLE is set) - the controller operates in TDD mode as long as the TDD_ENABLE bit is set. If set to a non-zero value, the controller operates for the set number of frames and stops. ENDFIELD ############################################################################################ ############################################################################################ REG 0x0012 TDD_CONTROL_2 TDD Control & Status ENDREG FIELD [23:0] 0x00000000 TDD_COUNTER_INIT RW The controller sets the frame counter to this value when starting TDD operation. This is the starting offset value for the TDD frame counter. ENDFIELD ############################################################################################ ############################################################################################ REG 0x0013 TDD_FRAME_LENGTH TDD Control & Status ENDREG FIELD [23:0] 0x00000000 TDD_FRAME_LENGTH RW The frame length is the terminal count for the 10ms counter running at the digital interface clock- as an example for a 245.76MHz clock it is 0x258000. ENDFIELD ############################################################################################ ############################################################################################ REG 0x0014 TDD_SYNC_TERMINAL_TYPE TDD Control & Status ENDREG FIELD [0] 0x00000000 TDD_SYNC_TERMINAL_TYPE RW Set this bit, if the current terminal will generate the syncronization pulse, reset otherwise. ENDFIELD ############################################################################################ ############################################################################################ REG 0x0018 TDD_STATUS TDD Control & Status ENDREG FIELD [0] 0x00000000 TDD_RXTX_VCO_OVERLAP RO This bit is asserted, if exist a time interval when both the TX and RX VCOs are powered up. ENDFIELD FIELD [1] 0x00000000 TDD_RXTX_RF_OVERLAP RO This bit is asserted, if exist a time interval when both the TX and RX RF datapath are powered up. ENDFIELD ############################################################################################ ############################################################################################ REG 0x0020 TDD_VCO_RX_ON_1 TDD Control & Status ENDREG FIELD [23:0] 0x00000000 TDD_VCO_RX_ON_1 RW Defines the offset (from frame count equal zero), when the RX VCO powers up at the first time. The controller enables the receive VCO, when the frame count reaches this value. The VCO may have to be enabled before data can be received. The user needs to make sure, that the RF device is in a state, from where this operation is valid. ENDFIELD ############################################################################################ ############################################################################################ REG 0x0021 TDD_VCO_RX_OFF_1 TDD Control & Status ENDREG FIELD [23:0] 0x00000000 TDD_VCO_RX_OFF_1 RW Defines the offset (from frame count equal zero), when the RX VCO powers down at the first time. The controller disables the receive VCO, when the frame count reaches this value. The user needs to make sure, that the RF device is in a state, from where this operation is valid. ENDFIELD ############################################################################################ ############################################################################################ REG 0x0022 TDD_VCO_TX_ON_1 TDD Control & Status ENDREG FIELD [23:0] 0x00000000 TDD_VCO_TX_ON_1 RW Defines the offset (from frame count equal zero), when the TX VCO powers up at the first time. The controller enables the transmit VCO, when the frame count reaches this value. The user needs to make sure, that the RF device is in a state, from where this operation is valid. ENDFIELD ############################################################################################ ############################################################################################ REG 0x0023 TDD_VCO_TX_OFF_1 TDD Control & Status ENDREG FIELD [23:0] 0x00000000 TDD_VCO_TX_OFF_1 RW Defines the offset (from frame count equal zero), when the TX VCO powers down at the first time. The controller disables the transmit VCO when the frame count reaches this value. The user needs to make sure, that the RF device is in a state, from where this operation is valid. ENDFIELD ############################################################################################ ############################################################################################ REG 0x0024 TDD_RX_ON_1 TDD Control & Status ENDREG FIELD [23:0] 0x00000000 TDD_RX_ON_1 RW Defines the offset (from frame count equal zero), when the RX data path is activated at the first time. The controller enables the receive chain when the frame count reaches this value. The user needs to make sure, that the RF device is in a state, from where this operation is valid. ENDFIELD ############################################################################################ ############################################################################################ REG 0x0025 TDD_RX_OFF_1 TDD Control & Status ENDREG FIELD [23:0] 0x00000000 TDD_RX_OFF_1 RW Defines the offset (from frame count equal zero), when the RX data path is deactivated the first time. The controller disables the receive chain when the frame count reaches this value. The user needs to make sure, that the RF device is in a state, from where this operation is valid. ENDFIELD ############################################################################################ ############################################################################################ REG 0x0026 TDD_TX_ON_1 TDD Control & Status ENDREG FIELD [23:0] 0x00000000 TDD_TX_ON_1 RW Defines the offset (from frame count equal zero), when the TX data path is activated at the first time. The controller enables the transmit chain, when the frame count reaches this value. This register and the TX_DP_ON register controls the delay between the data path being activated and the time to actually push the transmit data through the transmit chain in the device. ENDFIELD ############################################################################################ ############################################################################################ REG 0x0027 TDD_TX_OFF_1 TDD Control & Status ENDREG FIELD [23:0] 0x00000000 TDD_TX_OFF_1 RW Defines the offset (from frame count equal zero), when the TX data path is deactivated at the first time. The controller disables the transmit chain, when the frame count reaches this value. This register and the TX_DP_OFF register controls the delay between the data path being deactivated and the time to actually stop transmitting data through the transmit chain in the device. ENDFIELD ############################################################################################ ############################################################################################ REG 0x0028 TDD_RX_DP_ON_1 TDD Control & Status ENDREG FIELD [23:0] 0x00000000 TDD_RX_DP_ON_1 RW Defines the offset (from frame count equal zero), when the controller starts to accept data from the digital interface for receive. ENDFIELD ############################################################################################ ############################################################################################ REG 0x0029 TDD_RX_DP_OFF_1 TDD Control & Status ENDREG FIELD [23:0] 0x00000000 TDD_RX_DP_OFF_1 RW Defines the offset (from frame count equal zero), when the controller stops to accept data from the digital interface for receive. ENDFIELD ############################################################################################ ############################################################################################ REG 0x002A TDD_TX_DP_ON_1 TDD Control & Status ENDREG FIELD [23:0] 0x00000000 TDD_TX_DP_ON_1 RW Defines the offset (from frame count equal zero), when the controller starts to request data from the system memory for transmit. The data rate is controlled by the TDD controller. ENDFIELD ############################################################################################ ############################################################################################ REG 0x002B TDD_TX_DP_OFF_1 TDD Control & Status ENDREG FIELD [23:0] 0x00000000 TDD_TX_DP_OFF_1 RW Defines the offset (from frame count equal zero), when the controller stop requesting data from the system memory for transmit. ENDFIELD ############################################################################################ ############################################################################################ REG 0x0030 TDD_VCO_RX_ON_2 TDD Control & Status ENDREG FIELD [23:0] 0x00000000 TDD_VCO_RX_ON_2 RW The secondary pointer for VCO_RX_ON. ENDFIELD ############################################################################################ ############################################################################################ REG 0x0031 TDD_VCO_RX_OFF_2 TDD Control & Status ENDREG FIELD [23:0] 0x00000000 TDD_VCO_RX_OFF_2 RW The secondary pointer for VCO_RX_OFF. ENDFIELD ############################################################################################ ############################################################################################ REG 0x0032 TDD_VCO_TX_ON_2 TDD Control & Status ENDREG FIELD [23:0] 0x00000000 TDD_VCO_TX_ON_2 RW The secondary pointer for VCO_TX_ON. ENDFIELD ############################################################################################ ############################################################################################ REG 0x0033 TDD_VCO_TX_OFF_2 TDD Control & Status ENDREG FIELD [23:0] 0x00000000 TDD_VCO_TX_OFF_2 RW The secondary pointer for VCO_TX_OFF. ENDFIELD ############################################################################################ ############################################################################################ REG 0x0034 TDD_RX_ON_2 TDD Control & Status ENDREG FIELD [23:0] 0x00000000 TDD_RX_ON_2 RW The secondary pointer for RX_ON. ENDFIELD ############################################################################################ ############################################################################################ REG 0x0035 TDD_RX_OFF_2 TDD Control & Status ENDREG FIELD [23:0] 0x00000000 TDD_RX_OFF_2 RW The secondary pointer for RX_OFF. ENDFIELD ############################################################################################ ############################################################################################ REG 0x0036 TDD_TX_ON_2 TDD Control & Status ENDREG FIELD [23:0] 0x00000000 TDD_TX_ON_2 RW The secondary pointer for TX_ON. ENDFIELD ############################################################################################ ############################################################################################ REG 0x0037 TDD_TX_OFF_2 TDD Control & Status ENDREG FIELD [23:0] 0x00000000 TDD_TX_OFF_2 RW The secondary pointer for TX_OFF. ENDFIELD ############################################################################################ ############################################################################################ REG 0x0038 TDD_RX_DP_ON_2 TDD Control & Status ENDREG FIELD [23:0] 0x00000000 TDD_RX_DP_ON_2 RW The secondary pointer for RX_DP_ON. ENDFIELD ############################################################################################ ############################################################################################ REG 0x0039 TDD_RX_DP_OFF_2 TDD Control & Status ENDREG FIELD [23:0] 0x00000000 TDD_RX_DP_OFF_2 RW The secondary pointer for RX_DP_OFF. ENDFIELD ############################################################################################ ############################################################################################ REG 0x003A TDD_TX_DP_ON_2 TDD Control & Status ENDREG FIELD [23:0] 0x00000000 TDD_TX_DP_ON_2 RW The secondary pointer for TX_DP_ON. ENDFIELD ############################################################################################ ############################################################################################ REG 0x003B TDD_TX_DP_OFF_2 TDD Control & Status ENDREG FIELD [23:0] 0x00000000 TDD_TX_DP_OFF_2 RW The secondary pointer for TX_DP_OFF. ENDFIELD ############################################################################################ ############################################################################################