TITLE Clock Generator (axi_clkgen) AXI_CLKGEN ENDTITLE ############################################################################################ ############################################################################################ REG 0x0010 REG_RSTN Interface Control & Status ENDREG FIELD [1] 0x0 MMCM_RSTN RW MMCM reset (required for DRP access). Reset, default is IN-RESET (0x0), software must write 0x1 to bring up the core. ENDFIELD FIELD [0] 0x0 RSTN RW Reset, default is IN-RESET (0x0), software must write 0x1 to bring up the core. ENDFIELD ############################################################################################ ############################################################################################ REG 0x0011 REG_CLK_SEL Clock Select ENDREG FIELD [0] 0x0 CLK_SEL RW Select betwen CLKIN1 (0x0) or CLKIN2 (0x1) input clock for the MMCM ENDFIELD ############################################################################################ ############################################################################################ REG 0x0017 REG_MMCM_STATUS MMCM Status ENDREG FIELD [0] 0x0 MMCM_LOCKED RO LOCKED status of the MMCM ENDFIELD ############################################################################################ ############################################################################################ REG 0x001c REG_DRP_CNTRL ADC Interface Control & Status ENDREG FIELD [28] 0x0 DRP_RWN RW DRP read (0x1) or write (0x0) select (does not include GTX lanes). ENDFIELD FIELD [27:16] 0x000 DRP_ADDRESS[11:0] RW DRP address, designs that contain more than one DRP accessible primitives have selects based on the most significant bits (does not include GTX lanes). ENDFIELD FIELD [15:0] 0x0000 DRP_WDATA[15:0] RW DRP write data (does not include GTX lanes). ENDFIELD ############################################################################################ ############################################################################################ REG 0x001d REG_DRP_STATUS MMCM Status ENDREG FIELD [17] 0x0 MMCM_LOCKED RO LOCKED status of the MMCM ENDFIELD FIELD [16] 0x0 DRP_STATUS RO If set indicates busy (access pending). The read data may not be valid if this bit is set (does not include GTX lanes). ENDFIELD FIELD [15:0] 0x0000 DRP_RDATA RO DRP read data (does not include GTX lanes). ENDFIELD ############################################################################################ ############################################################################################# REG 0x0050 REG_FPGA_VOLTAGE FPGA device voltage information ENDREG FIELD [15:0] 0x0 FPGA_VOLTAGE RO The voltage of the FPGA device in mv ENDFIELD ############################################################################################ ############################################################################################