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TITLE
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Intel XCVR (axi_xcvr)
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INTEL_XCVR
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ENDTITLE
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REG
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0x0000
|
|
VERSION
|
|
Version Register
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|
ENDREG
|
|
|
|
FIELD
|
|
[31:0]
|
|
VERSION
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|
RO
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|
Version number.
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|
ENDFIELD
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############################################################################################
|
|
############################################################################################
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|
REG
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|
0x0001
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|
ID
|
|
Instance Identification Register
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ENDREG
|
|
|
|
FIELD
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|
[31:0]
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|
ID
|
|
RO
|
|
Instance identifier number.
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|
ENDFIELD
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############################################################################################
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|
REG
|
|
0x0002
|
|
SCRATCH
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|
Scratch (GP R/W) Register
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|
ENDREG
|
|
|
|
FIELD
|
|
[31:0]
|
|
SCRATCH
|
|
RW
|
|
Scratch register.
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|
ENDFIELD
|
|
|
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############################################################################################
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|
############################################################################################
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|
|
|
REG
|
|
0x0004
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|
RESETN
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|
Reset Control Register
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ENDREG
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|
|
FIELD
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|
[0]
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|
RESETN
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|
RW
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|
If clear, link is held in reset, set this bit to 0x1 to activate link. Note that the reference clock must be active before setting this bit.
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ENDFIELD
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|
REG
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0x0005
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|
STATUS
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|
Status Reporting Register
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ENDREG
|
|
|
|
FIELD
|
|
[0]
|
|
STATUS
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|
RO
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|
After setting the RESETN bit above, wait for this bit to set. If set, indicates successful link activation.
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ENDFIELD
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|
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############################################################################################
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############################################################################################
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|
|
REG
|
|
0x0006
|
|
STATUS_32
|
|
Status Reporting Register
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|
ENDREG
|
|
|
|
FIELD
|
|
[31:NUM_OF_LANES]
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|
RESERVED
|
|
RO
|
|
0
|
|
ENDFIELD
|
|
|
|
FIELD
|
|
[NUM_OF_LANES]
|
|
UP_PLL_LOCKED
|
|
RO
|
|
After setting the RESETN bit above, wait for this bit be to set.
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|
ENDFIELD
|
|
|
|
FIELD
|
|
[NUM_OF_LANES-1:0]
|
|
CHANNEL_N_READY
|
|
RO
|
|
After setting the RESETN bit above, wait for this registers to be set.
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|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
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|
|
REG
|
|
0x0007
|
|
FPGA_INFO
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|
FPGA device information :git-hdl:`Intel Encoded Values <library/scripts/adi_intel_device_info_enc.tcl>`
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ENDREG
|
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|
FIELD
|
|
[31:24]
|
|
FPGA_TECHNOLOGY
|
|
RO
|
|
Encoded value describing the technology/generation of the FPGA device (e.g., cyclone V, arria 10, stratix 10)
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|
ENDFIELD
|
|
|
|
FIELD
|
|
[23:16]
|
|
FPGA_FAMILY
|
|
RO
|
|
Encoded value describing the family variant of the FPGA device(e.g., SX, GX, GT or zynq, kintex, virtex)
|
|
ENDFIELD
|
|
|
|
FIELD
|
|
[15:8]
|
|
SPEED_GRADE
|
|
RO
|
|
Encoded value describing the FPGA's speed-grade
|
|
ENDFIELD
|
|
|
|
FIELD
|
|
[7:0]
|
|
DEV_PACKAGE
|
|
RO
|
|
Encoded value describing the device package. The package might affect high-speed interfaces
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0009
|
|
GENERIC_INFO
|
|
Physical layer info
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:28]
|
|
RESERVED
|
|
RO
|
|
0
|
|
ENDFIELD
|
|
|
|
FIELD
|
|
[27:24]
|
|
XCVR_TYPE
|
|
RO
|
|
Refers to the transceiver speed grade 0-9.
|
|
ENDFIELD
|
|
|
|
FIELD
|
|
[23:12]
|
|
RESERVED
|
|
RO
|
|
0
|
|
ENDFIELD
|
|
|
|
FIELD
|
|
[11:9]
|
|
RESERVED
|
|
RO
|
|
0
|
|
ENDFIELD
|
|
|
|
FIELD
|
|
[8]
|
|
TX_OR_RX_N
|
|
RO
|
|
Transceiver type (transmit or receive)
|
|
ENDFIELD
|
|
|
|
FIELD
|
|
[7:0]
|
|
NUM_OF_LANES
|
|
RO
|
|
Physical layer number of lanes.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0050
|
|
FPGA_VOLTAGE
|
|
FPGA device voltage information
|
|
ENDREG
|
|
|
|
FIELD
|
|
[15:0]
|
|
FPGA_VOLTAGE
|
|
RO
|
|
The voltage of the FPGA device in mv
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|
ENDFIELD
|
|
|
|
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