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TITLE
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|
Generic TDD Control (axi_tdd)
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TDDN_CNTRL
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ENDTITLE
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0000
|
|
VERSION
|
|
Version of the peripheral. Follows semantic versioning. Current version 2.00.61.
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:16] 0x0002
|
|
VERSION_MAJOR
|
|
R
|
|
ENDFIELD
|
|
|
|
FIELD
|
|
[15:8] 0x00
|
|
VERSION_MINOR
|
|
R
|
|
ENDFIELD
|
|
|
|
FIELD
|
|
[7:0] 0x61
|
|
VERSION_PATCH
|
|
R
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0001
|
|
PERIPHERAL_ID
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] ''ID''
|
|
PERIPHERAL_ID
|
|
R
|
|
Value of the ID configuration parameter.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0002
|
|
SCRATCH
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
SCRATCH
|
|
RW
|
|
Scratch register useful for debug.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0003
|
|
IDENTIFICATION
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x5444444E
|
|
IDENTIFICATION
|
|
R
|
|
Peripheral identification ('T', 'D', 'D', 'N').
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0004
|
|
INTERFACE_DESCRIPTION
|
|
ENDREG
|
|
|
|
FIELD
|
|
[30:24] ''SYNC_COUNT_WIDTH''
|
|
SYNC_COUNT_WIDTH
|
|
R
|
|
Width of internal synchronization counter
|
|
ENDFIELD
|
|
|
|
FIELD
|
|
[21:16] ''BURST_COUNT_WIDTH''
|
|
BURST_COUNT_WIDTH
|
|
R
|
|
Width of burst counter
|
|
ENDFIELD
|
|
|
|
FIELD
|
|
[13:8] ''REGISTER_WIDTH''
|
|
REGISTER_WIDTH
|
|
R
|
|
Width of internal reference counter and timing registers
|
|
ENDFIELD
|
|
|
|
FIELD
|
|
[7] ''SYNC_EXTERNAL_CDC''
|
|
SYNC_EXTERNAL_CDC
|
|
R
|
|
Enable CDC for external synchronization pulse
|
|
ENDFIELD
|
|
|
|
FIELD
|
|
[6] ''SYNC_EXTERNAL''
|
|
SYNC_EXTERNAL
|
|
R
|
|
Enable external synchronization support
|
|
ENDFIELD
|
|
|
|
FIELD
|
|
[5] ''SYNC_INTERNAL''
|
|
SYNC_INTERNAL
|
|
R
|
|
Enable internal synchronization support
|
|
ENDFIELD
|
|
|
|
FIELD
|
|
[4:0] ''CHANNEL_COUNT''-1
|
|
CHANNEL_COUNT_EXTRA
|
|
R
|
|
Number of channels starting from CH1, excluding CH0
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0005
|
|
DEFAULT_POLARITY
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] ''DEFAULT_POLARITY''
|
|
DEFAULT_POLARITY
|
|
R
|
|
Default polarity per every channel - LSB corresponds to CH0, MSB to CH31
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0010
|
|
CONTROL
|
|
TDD Control
|
|
ENDREG
|
|
|
|
FIELD
|
|
[4] 0x0
|
|
SYNC_SOFT
|
|
RW
|
|
Trigger the TDD core through a register write. This bit self clears.
|
|
ENDFIELD
|
|
|
|
FIELD
|
|
[3] 0x0
|
|
SYNC_EXT
|
|
RW
|
|
Enable external sync trigger. This bit is implemented if ''SYNC_EXTERNAL'' is set.
|
|
ENDFIELD
|
|
|
|
FIELD
|
|
[2] 0x0
|
|
SYNC_INT
|
|
RW
|
|
Enable internal sync trigger. This bit is implemented if ''SYNC_INTERNAL'' is set.
|
|
ENDFIELD
|
|
|
|
FIELD
|
|
[1] 0x0
|
|
SYNC_RST
|
|
RW
|
|
Reset the internal counter while running when receiving a sync event
|
|
ENDFIELD
|
|
|
|
FIELD
|
|
[0] 0x0
|
|
ENABLE
|
|
RW
|
|
Module enable
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0011
|
|
CHANNEL_ENABLE
|
|
TDD Channel Enable
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CHANNEL_ENABLE
|
|
RW
|
|
Enable bits per channel - LSB corresponds to CH0, MSB to CH31
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0012
|
|
CHANNEL_POLARITY
|
|
TDD Channel Polarity
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CHANNEL_POLARITY
|
|
RW
|
|
Polarity bits per channel - LSB corresponds to CH0, MSB to CH31
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0013
|
|
BURST_COUNT
|
|
TDD Number of frames per burst
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
BURST_COUNT
|
|
RW
|
|
If set to 0x0 and enabled - the controller operates in TDD mode as long as the ENABLE bit is set. If set to a non-zero value, the controller operates for the set number of frames and then stops.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0014
|
|
STARTUP_DELAY
|
|
TDD Transmission startup delay
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
STARTUP_DELAY
|
|
RW
|
|
The initial delay value before the beginning of the first frame; defined in clock cycles.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0015
|
|
FRAME_LENGTH
|
|
TDD Frame length
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
FRAME_LENGTH
|
|
RW
|
|
The length of the transmission frame; defined in clock cycles.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0016
|
|
SYNC_COUNTER_LOW
|
|
TDD Sync counter
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
SYNC_COUNTER_LOW
|
|
RW
|
|
The LSB slice of the offset (from sync counter equal zero) when an internal sync pulse is generated. This register is implemented if ''SYNC_COUNT_WIDTH''>0.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0017
|
|
SYNC_COUNTER_HIGH
|
|
TDD Sync counter
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
SYNC_COUNTER_HIGH
|
|
RW
|
|
The MSB slice of the offset (from sync counter equal zero) when an internal sync pulse is generated. This register is implemented if ''SYNC_COUNT_WIDTH''>32.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0018
|
|
STATUS
|
|
Peripheral Status
|
|
ENDREG
|
|
|
|
FIELD
|
|
[1:0] 0x0
|
|
STATE
|
|
R
|
|
The current state of the peripheral FSM; used for debugging purposes.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0020
|
|
CH0_ON
|
|
Channel Set
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH0_ON
|
|
RW
|
|
The offset (from frame count equal zero), when CH0 is set.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0021
|
|
CH0_OFF
|
|
Channel Reset
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH0_OFF
|
|
RW
|
|
The offset (from frame count equal zero), when CH0 is reset.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0022
|
|
CH1_ON
|
|
Channel Set
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH1_ON
|
|
RW
|
|
The offset (from frame count equal zero), when CH1 is set. This register is implemented if ''CHANNEL_COUNT''>1.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0023
|
|
CH1_OFF
|
|
Channel Reset
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH1_OFF
|
|
RW
|
|
The offset (from frame count equal zero), when CH1 is reset. This register is implemented if ''CHANNEL_COUNT''>1.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0024
|
|
CH2_ON
|
|
Channel Set
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH2_ON
|
|
RW
|
|
The offset (from frame count equal zero), when CH2 is set. This register is implemented if ''CHANNEL_COUNT''>2.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0025
|
|
CH2_OFF
|
|
Channel Reset
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH2_OFF
|
|
RW
|
|
The offset (from frame count equal zero), when CH2 is reset. This register is implemented if ''CHANNEL_COUNT''>2.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0026
|
|
CH3_ON
|
|
Channel Set
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH3_ON
|
|
RW
|
|
The offset (from frame count equal zero), when CH3 is set. This register is implemented if ''CHANNEL_COUNT''>3.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0027
|
|
CH3_OFF
|
|
Channel Reset
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH3_OFF
|
|
RW
|
|
The offset (from frame count equal zero), when CH3 is reset. This register is implemented if ''CHANNEL_COUNT''>3.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0028
|
|
CH4_ON
|
|
Channel Set
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH4_ON
|
|
RW
|
|
The offset (from frame count equal zero), when CH4 is set. This register is implemented if ''CHANNEL_COUNT''>4.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0029
|
|
CH4_OFF
|
|
Channel Reset
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH4_OFF
|
|
RW
|
|
The offset (from frame count equal zero), when CH4 is reset. This register is implemented if ''CHANNEL_COUNT''>4.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x002A
|
|
CH5_ON
|
|
Channel Set
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH5_ON
|
|
RW
|
|
The offset (from frame count equal zero), when CH5 is set. This register is implemented if ''CHANNEL_COUNT''>5.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x002B
|
|
CH5_OFF
|
|
Channel Reset
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH5_OFF
|
|
RW
|
|
The offset (from frame count equal zero), when CH5 is reset. This register is implemented if ''CHANNEL_COUNT''>5.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x002C
|
|
CH6_ON
|
|
Channel Set
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH6_ON
|
|
RW
|
|
The offset (from frame count equal zero), when CH6 is set. This register is implemented if ''CHANNEL_COUNT''>6.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x002D
|
|
CH6_OFF
|
|
Channel Reset
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH6_OFF
|
|
RW
|
|
The offset (from frame count equal zero), when CH6 is reset. This register is implemented if ''CHANNEL_COUNT''>6.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x002E
|
|
CH7_ON
|
|
Channel Set
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH7_ON
|
|
RW
|
|
The offset (from frame count equal zero), when CH7 is set. This register is implemented if ''CHANNEL_COUNT''>7.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x002F
|
|
CH7_OFF
|
|
Channel Reset
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH7_OFF
|
|
RW
|
|
The offset (from frame count equal zero), when CH7 is reset. This register is implemented if ''CHANNEL_COUNT''>7.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0030
|
|
CH8_ON
|
|
Channel Set
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH8_ON
|
|
RW
|
|
The offset (from frame count equal zero), when CH8 is set. This register is implemented if ''CHANNEL_COUNT''>8.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0031
|
|
CH8_OFF
|
|
Channel Reset
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH8_OFF
|
|
RW
|
|
The offset (from frame count equal zero), when CH8 is reset. This register is implemented if ''CHANNEL_COUNT''>8.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0032
|
|
CH9_ON
|
|
Channel Set
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH9_ON
|
|
RW
|
|
The offset (from frame count equal zero), when CH9 is set. This register is implemented if ''CHANNEL_COUNT''>9.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0033
|
|
CH9_OFF
|
|
Channel Reset
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH9_OFF
|
|
RW
|
|
The offset (from frame count equal zero), when CH9 is reset. This register is implemented if ''CHANNEL_COUNT''>9.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0034
|
|
CH10_ON
|
|
Channel Set
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH10_ON
|
|
RW
|
|
The offset (from frame count equal zero), when CH10 is set. This register is implemented if ''CHANNEL_COUNT''>10.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0035
|
|
CH10_OFF
|
|
Channel Reset
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH10_OFF
|
|
RW
|
|
The offset (from frame count equal zero), when CH10 is reset. This register is implemented if ''CHANNEL_COUNT''>10.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0036
|
|
CH11_ON
|
|
Channel Set
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH11_ON
|
|
RW
|
|
The offset (from frame count equal zero), when CH11 is set. This register is implemented if ''CHANNEL_COUNT''>11.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0037
|
|
CH11_OFF
|
|
Channel Reset
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH11_OFF
|
|
RW
|
|
The offset (from frame count equal zero), when CH11 is reset. This register is implemented if ''CHANNEL_COUNT''>11.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0038
|
|
CH12_ON
|
|
Channel Set
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH12_ON
|
|
RW
|
|
The offset (from frame count equal zero), when CH12 is set. This register is implemented if ''CHANNEL_COUNT''>12.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0039
|
|
CH12_OFF
|
|
Channel Reset
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH12_OFF
|
|
RW
|
|
The offset (from frame count equal zero), when CH12 is reset. This register is implemented if ''CHANNEL_COUNT''>12.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x003A
|
|
CH13_ON
|
|
Channel Set
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH13_ON
|
|
RW
|
|
The offset (from frame count equal zero), when CH13 is set. This register is implemented if ''CHANNEL_COUNT''>13.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x003B
|
|
CH13_OFF
|
|
Channel Reset
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH13_OFF
|
|
RW
|
|
The offset (from frame count equal zero), when CH13 is reset. This register is implemented if ''CHANNEL_COUNT''>13.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x003C
|
|
CH14_ON
|
|
Channel Set
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH14_ON
|
|
RW
|
|
The offset (from frame count equal zero), when CH14 is set. This register is implemented if ''CHANNEL_COUNT''>14.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x003D
|
|
CH14_OFF
|
|
Channel Reset
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH14_OFF
|
|
RW
|
|
The offset (from frame count equal zero), when CH14 is reset. This register is implemented if ''CHANNEL_COUNT''>14.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x003E
|
|
CH15_ON
|
|
Channel Set
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH15_ON
|
|
RW
|
|
The offset (from frame count equal zero), when CH15 is set. This register is implemented if ''CHANNEL_COUNT''>15.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x003F
|
|
CH15_OFF
|
|
Channel Reset
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH15_OFF
|
|
RW
|
|
The offset (from frame count equal zero), when CH15 is reset. This register is implemented if ''CHANNEL_COUNT''>15.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0040
|
|
CH16_ON
|
|
Channel Set
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH16_ON
|
|
RW
|
|
The offset (from frame count equal zero), when CH16 is set. This register is implemented if ''CHANNEL_COUNT''>16.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0041
|
|
CH16_OFF
|
|
Channel Reset
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH16_OFF
|
|
RW
|
|
The offset (from frame count equal zero), when CH16 is reset. This register is implemented if ''CHANNEL_COUNT''>16.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0042
|
|
CH17_ON
|
|
Channel Set
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH17_ON
|
|
RW
|
|
The offset (from frame count equal zero), when CH17 is set. This register is implemented if ''CHANNEL_COUNT''>17.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0043
|
|
CH17_OFF
|
|
Channel Reset
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH17_OFF
|
|
RW
|
|
The offset (from frame count equal zero), when CH17 is reset. This register is implemented if ''CHANNEL_COUNT''>17.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0044
|
|
CH18_ON
|
|
Channel Set
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH18_ON
|
|
RW
|
|
The offset (from frame count equal zero), when CH18 is set. This register is implemented if ''CHANNEL_COUNT''>18.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0045
|
|
CH18_OFF
|
|
Channel Reset
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH18_OFF
|
|
RW
|
|
The offset (from frame count equal zero), when CH18 is reset. This register is implemented if ''CHANNEL_COUNT''>18.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0046
|
|
CH19_ON
|
|
Channel Set
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH19_ON
|
|
RW
|
|
The offset (from frame count equal zero), when CH19 is set. This register is implemented if ''CHANNEL_COUNT''>19.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0047
|
|
CH19_OFF
|
|
Channel Reset
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH19_OFF
|
|
RW
|
|
The offset (from frame count equal zero), when CH19 is reset. This register is implemented if ''CHANNEL_COUNT''>19.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0048
|
|
CH20_ON
|
|
Channel Set
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH20_ON
|
|
RW
|
|
The offset (from frame count equal zero), when CH20 is set. This register is implemented if ''CHANNEL_COUNT''>20.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0049
|
|
CH20_OFF
|
|
Channel Reset
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH20_OFF
|
|
RW
|
|
The offset (from frame count equal zero), when CH20 is reset. This register is implemented if ''CHANNEL_COUNT''>20.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x004A
|
|
CH21_ON
|
|
Channel Set
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH21_ON
|
|
RW
|
|
The offset (from frame count equal zero), when CH21 is set. This register is implemented if ''CHANNEL_COUNT''>21.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x004B
|
|
CH21_OFF
|
|
Channel Reset
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH21_OFF
|
|
RW
|
|
The offset (from frame count equal zero), when CH21 is reset. This register is implemented if ''CHANNEL_COUNT''>21.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x004C
|
|
CH22_ON
|
|
Channel Set
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH22_ON
|
|
RW
|
|
The offset (from frame count equal zero), when CH22 is set. This register is implemented if ''CHANNEL_COUNT''>22.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x004D
|
|
CH22_OFF
|
|
Channel Reset
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH22_OFF
|
|
RW
|
|
The offset (from frame count equal zero), when CH22 is reset. This register is implemented if ''CHANNEL_COUNT''>22.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x004E
|
|
CH23_ON
|
|
Channel Set
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH23_ON
|
|
RW
|
|
The offset (from frame count equal zero), when CH23 is set. This register is implemented if ''CHANNEL_COUNT''>23.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x004F
|
|
CH23_OFF
|
|
Channel Reset
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH23_OFF
|
|
RW
|
|
The offset (from frame count equal zero), when CH23 is reset. This register is implemented if ''CHANNEL_COUNT''>23.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0050
|
|
CH24_ON
|
|
Channel Set
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH24_ON
|
|
RW
|
|
The offset (from frame count equal zero), when CH24 is set. This register is implemented if ''CHANNEL_COUNT''>24.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0051
|
|
CH24_OFF
|
|
Channel Reset
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH24_OFF
|
|
RW
|
|
The offset (from frame count equal zero), when CH24 is reset. This register is implemented if ''CHANNEL_COUNT''>24.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0052
|
|
CH25_ON
|
|
Channel Set
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH25_ON
|
|
RW
|
|
The offset (from frame count equal zero), when CH25 is set. This register is implemented if ''CHANNEL_COUNT''>25.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0053
|
|
CH25_OFF
|
|
Channel Reset
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH25_OFF
|
|
RW
|
|
The offset (from frame count equal zero), when CH25 is reset. This register is implemented if ''CHANNEL_COUNT''>25.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0054
|
|
CH26_ON
|
|
Channel Set
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH26_ON
|
|
RW
|
|
The offset (from frame count equal zero), when CH26 is set. This register is implemented if ''CHANNEL_COUNT''>26.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0055
|
|
CH26_OFF
|
|
Channel Reset
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH26_OFF
|
|
RW
|
|
The offset (from frame count equal zero), when CH26 is reset. This register is implemented if ''CHANNEL_COUNT''>26.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0056
|
|
CH27_ON
|
|
Channel Set
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH27_ON
|
|
RW
|
|
The offset (from frame count equal zero), when CH27 is set. This register is implemented if ''CHANNEL_COUNT''>27.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0057
|
|
CH27_OFF
|
|
Channel Reset
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH27_OFF
|
|
RW
|
|
The offset (from frame count equal zero), when CH27 is reset. This register is implemented if ''CHANNEL_COUNT''>27.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0058
|
|
CH28_ON
|
|
Channel Set
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH28_ON
|
|
RW
|
|
The offset (from frame count equal zero), when CH28 is set. This register is implemented if ''CHANNEL_COUNT''>28.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x0059
|
|
CH28_OFF
|
|
Channel Reset
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH28_OFF
|
|
RW
|
|
The offset (from frame count equal zero), when CH28 is reset. This register is implemented if ''CHANNEL_COUNT''>28.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x005A
|
|
CH29_ON
|
|
Channel Set
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH29_ON
|
|
RW
|
|
The offset (from frame count equal zero), when CH29 is set. This register is implemented if ''CHANNEL_COUNT''>29.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x005B
|
|
CH29_OFF
|
|
Channel Reset
|
|
ENDREG
|
|
|
|
FIELD
|
|
[31:0] 0x00000000
|
|
CH29_OFF
|
|
RW
|
|
The offset (from frame count equal zero), when CH29 is reset. This register is implemented if ''CHANNEL_COUNT''>29.
|
|
ENDFIELD
|
|
|
|
############################################################################################
|
|
############################################################################################
|
|
|
|
REG
|
|
0x005C
|
|
CH30_ON
|
|
Channel Set
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ENDREG
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FIELD
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[31:0] 0x00000000
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CH30_ON
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RW
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The offset (from frame count equal zero), when CH30 is set. This register is implemented if ''CHANNEL_COUNT''>30.
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ENDFIELD
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############################################################################################
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REG
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0x005D
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CH30_OFF
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Channel Reset
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ENDREG
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FIELD
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[31:0] 0x00000000
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CH30_OFF
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RW
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The offset (from frame count equal zero), when CH30 is reset. This register is implemented if ''CHANNEL_COUNT''>30.
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ENDFIELD
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############################################################################################
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############################################################################################
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REG
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0x005E
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CH31_ON
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Channel Set
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ENDREG
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FIELD
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[31:0] 0x00000000
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CH31_ON
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RW
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The offset (from frame count equal zero), when CH31 is set. This register is implemented if ''CHANNEL_COUNT''>31.
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ENDFIELD
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############################################################################################
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REG
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0x005F
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CH31_OFF
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Channel Reset
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ENDREG
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FIELD
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[31:0] 0x00000000
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CH31_OFF
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RW
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The offset (from frame count equal zero), when CH31 is reset. This register is implemented if ''CHANNEL_COUNT''>31.
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ENDFIELD
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