parent
3269041c0b
commit
34218536c1
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@ -20,43 +20,50 @@
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// 发出暂停、冲刷流水线信号
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module pipe_ctrl(
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input wire clk,
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input wire rst_n,
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input wire clk,
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input wire rst_n,
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input wire stall_from_id_i,
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input wire stall_from_ex_i,
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input wire stall_from_jtag_i,
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input wire stall_from_clint_i,
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input wire jump_assert_i,
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input wire[31:0] jump_addr_i,
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input wire stall_from_id_i,
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input wire stall_from_ex_i,
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input wire stall_from_jtag_i,
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input wire stall_from_clint_i,
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input wire jump_assert_i,
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input wire[31:0] jump_addr_i,
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output wire flush_o,
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output wire[`STALL_WIDTH-1:0] stall_o,
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output wire[31:0] flush_addr_o
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output wire flush_o, // 冲刷标志
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output wire[`STALL_WIDTH-1:0] stall_o, // 暂停标志
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output wire[31:0] flush_addr_o // 冲刷地址
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);
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assign flush_addr_o = jump_addr_i;
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assign flush_o = jump_assert_i | stall_from_clint_i;
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assign flush_o = jump_assert_i;
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reg[`STALL_WIDTH-1:0] stall;
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always @ (*) begin
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if (stall_from_ex_i | stall_from_clint_i) begin
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stall[`STALL_EX] = 1'b0;
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stall[`STALL_ID] = 1'b0;
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stall[`STALL_IF] = 1'b0;
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stall[`STALL_PC] = 1'b0;
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if (stall_from_clint_i) begin
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stall[`STALL_EX] = 1'b1;
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stall[`STALL_ID] = 1'b1;
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stall[`STALL_IF] = 1'b1;
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stall[`STALL_PC] = 1'b1;
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end else if (stall_from_id_i) begin
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stall[`STALL_EX] = 1'b0;
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stall[`STALL_ID] = 1'b0;
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end
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if (stall_from_ex_i) begin
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stall[`STALL_EX] = 1'b1;
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stall[`STALL_ID] = 1'b1;
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stall[`STALL_IF] = 1'b1;
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stall[`STALL_PC] = 1'b1;
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||||
end
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if (stall_from_id_i) begin
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stall[`STALL_IF] = 1'b1;
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stall[`STALL_PC] = 1'b1;
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||||
end else begin
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stall[`STALL_EX] = 1'b0;
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||||
stall[`STALL_ID] = 1'b0;
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stall[`STALL_IF] = 1'b0;
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stall[`STALL_PC] = 1'b0;
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||||
end
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||||
end
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