parent
d92352e1c2
commit
aead35700c
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@ -105,6 +105,10 @@ module tinyriscv(
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// csr_reg模块输出信号
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wire[`RegBus] csr_data_o;
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wire[`RegBus] csr_clint_data_o;
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wire csr_global_int_en_o;
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wire[`RegBus] csr_clint_csr_mtvec;
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wire[`RegBus] csr_clint_csr_mepc;
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wire[`RegBus] csr_clint_csr_mstatus;
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// ctrl模块输出信号
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wire[`Hold_Flag_Bus] ctrl_hold_flag_o;
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@ -125,6 +129,7 @@ module tinyriscv(
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wire[`RegBus] clint_data_o;
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wire[`InstAddrBus] clint_int_addr_o;
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wire clint_int_assert_o;
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wire clint_hold_flag_o;
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assign rib_ex_addr_o = (ex_mem_we_o == `WriteEnable)? ex_mem_waddr_o: ex_mem_raddr_o;
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@ -154,6 +159,7 @@ module tinyriscv(
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.hold_flag_ex_i(ex_hold_flag_o),
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.hold_flag_rib_i(rib_hold_flag_i),
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.hold_flag_o(ctrl_hold_flag_o),
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||||
.hold_flag_clint_i(clint_hold_flag_o),
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||||
.jump_flag_o(ctrl_jump_flag_o),
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||||
.jump_addr_o(ctrl_jump_addr_o),
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||||
.jtag_halt_flag_i(jtag_halt_flag_i)
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@ -185,11 +191,15 @@ module tinyriscv(
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.waddr_i(ex_csr_waddr_o),
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.data_i(ex_csr_wdata_o),
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||||
.data_o(csr_data_o),
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||||
.global_int_en_o(csr_global_int_en_o),
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||||
.clint_we_i(clint_we_o),
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||||
.clint_raddr_i(clint_raddr_o),
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||||
.clint_waddr_i(clint_waddr_o),
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||||
.clint_data_i(clint_data_o),
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||||
.clint_data_o(csr_clint_data_o)
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||||
.clint_data_o(csr_clint_data_o),
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||||
.clint_csr_mtvec(csr_clint_csr_mtvec),
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||||
.clint_csr_mepc(csr_clint_csr_mepc),
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.clint_csr_mstatus(csr_clint_csr_mstatus)
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);
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// if_id模块例化
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@ -318,10 +328,15 @@ module tinyriscv(
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.inst_addr_i(id_inst_addr_o),
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.hold_flag_i(ctrl_hold_flag_o),
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||||
.data_i(csr_clint_data_o),
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||||
.csr_mtvec(csr_clint_csr_mtvec),
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||||
.csr_mepc(csr_clint_csr_mepc),
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||||
.csr_mstatus(csr_clint_csr_mstatus),
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||||
.we_o(clint_we_o),
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||||
.waddr_o(clint_waddr_o),
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||||
.raddr_o(clint_raddr_o),
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||||
.data_o(clint_data_o),
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||||
.hold_flag_o(clint_hold_flag_o),
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||||
.global_int_en_i(csr_global_int_en_o),
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||||
.int_addr_o(clint_int_addr_o),
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||||
.int_assert_o(clint_int_assert_o)
|
||||
);
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